[发明专利]用于扫描链重新排序的方法、设备和计算机程序产品

说明书

提供一种用于扫描链重新排序的方法、设备和计算机程序产品。根据一个总体方面，在具有片上扫描测试压缩硬件的大型数字集成电路中，一种设备可包括数字电路接收器电路和扫描链重新排序电路。数字电路接收器电路被配置为：接收包括由各个单元表示的逻辑电路的电路模型文件，并将作为结束单元的虚拟单元在排序的扫描链的末端插入到电路模型文件中，其中，各个单元被布置在排序的扫描链中。扫描链重新排序电路被配置为：将排序的扫描链重新排序为重新排序的扫描链，其中，扫描链重新排序电路被配置为将排序的扫描链的开始单元和结束单元保持为重新排序的扫描链的开始单元和结束单元。

本申请要求于2016年12月15日提交的名称为“用于在具有片上测试压缩的数字集成电路的物理实现中的扫描链重新排序和优化的方法和设备(METHOD AND APPARATUS FORSCAN CHAIN REORDERING AND OPTIMIZATION IN PHYSICALIMPLEMENTATION OF DIGITALINTEGRATED CIRCUITS WITHON-CHIP TEST COMPRESSION)”的第62/435,056号临时专利申请和于2017年4月13日提交的第15/487,428号专利申请的优先权。这些在先提交的申请的主题通过引用整体包含于此。

技术领域

本描述涉及电路的设计，更具体地讲，涉及一种用于在具有片上测试压缩(on-chip test compression)的数字集成电路的物理实现中的扫描链重新排序和优化的方法和设备。

背景技术

用于测试的设计或可测试性设计(DFT)通常包括将可测试性特征添加到硬件产品设计的集成电路(IC)设计技术。添加的特征通常使开发和将制造测试应用到设计的硬件更容易。通常，制造测试的目的是验证产品硬件不包含可能对产品的正确运行产生不利影响的设计或制造缺陷。

用于将来自芯片输入的测试数据传送到内部的被测电路(circuit under test，CUT)并观察它们的输出的最常见方法被称为扫描设计。在扫描设计中，设计中的寄存器或时序元件(例如，触发器或锁存器)在用于获取对芯片的内部节点的访问的一个或多个扫描链中被连接。测试模式经由扫描链被移入，功能时钟信号在“捕获周期”期间被施脉冲以测试电路，然后结果被移出到芯片输出引脚并与预期的“良好机器”结果进行比较。

大型数字IC上的扫描技术的直接应用能够导致具有相应的长测试器时间和存储器需求的大的矢量集。扫描测试压缩技术和电路通常用于大数字IC(诸如，CPU和SOC设计)中。测试压缩技术通过对芯片上的扫描输入进行解压缩并对测试输出进行压缩来解决这个问题。对于给定设计中的固定数量的扫描IO，压缩模式中的扫描链在长度上比不应用压缩技术的扫描链短得多。通过短压缩链的测试数据花费更少的时钟周期，因此花费更少的时间。这将显著地减少芯片测试时间。

扫描链除了用于制造“通过/不通过(go/no go)”测试之外，还能够用于“调试(debug)”芯片设计。在这种情况下，芯片以正常的“功能模式”(例如，计算机或移动电话芯片可执行汇编语言指令)执行。在任何时候，芯片时钟可被停止，并且芯片被重新配置为“测试模式”。此时，通过扫描链的使用，内部状态可被导出(dump out)，或被设置为任何期望的值。用于辅助调试的扫描的另一使用包括在初始状态下对所有存储器元件进行扫描，然后返回功能模式以执行系统调试。这样做的一个优点是在不经过许多时钟周期的情况下使系统处于已知状态。

发明内容

根据一个总体方面，一种设备可包括：数字电路接收器电路和扫描链重新排序电路。数字电路接收器电路被配置为：接收包括由各个单元表示的逻辑电路的电路模型文件，其中，多个单元被布置在排序的扫描链上；将虚拟单元插入在排序的扫描链的末端到电路模型文件中。扫描链重新排序电路被配置为：将排序的扫描链重新排序为重新排序的扫描链，其中，扫描链重新排序电路被配置为将排序的扫描链的开始单元和结束单元保持为重新排序的扫描链的开始单元和结束单元。