[发明专利]具有源极控制电极的场效应晶体管、制造方法和电子器件

说明书

提供了一种场效应晶体管、制造场效应晶体管的方法以及电子器件。其中该场效应晶体管包括：源极和漏极，源极由狄拉克材料形成；沟道，沟道设置在源极与漏极之间；以及源极控制电极，设置在源极上，并用于控制狄拉克材料的掺杂，以使得狄拉克材料与沟道相反地掺杂；以及栅极，栅极设置在所述沟道之上，并与沟道电绝缘。

技术领域

本公开涉及半导体器件领域，具体涉及具有源极控制电极的场效应晶体管、制造具有源极控制电极的场效应晶体管的方法及电子器件。

背景技术

金属-氧化物-半导体场效应晶体管(MOS FET)是构建集成电路的基本元件。通过在栅极上施加电压来控制MOS FET的源漏电流，从而实现器件的开关状态转换。关断速度由亚阈值摆幅(subthreshold swing，简称SS)来描述，其中亚阈值摆幅是指使源漏电流变化一个量级所需要施加的栅电压增量。亚阈值摆幅越小，意味着晶体管的关断越快。由于热激发机制的限制，常规FET的亚阈值摆幅在室温下的理论最小值为60mV/Dec。集成电路的进一步发展要求将工作电压继续降低，而MOS FET中亚阈值摆幅的60mV/Dec的热激发极限限制了集成电路的工作电压不能低于0.64V，制约集成电路的功耗的进一步降低。因此，要进一步推动互补金属氧化物半导体(CMOS)技术发展，实现超低功耗的集成电路，必须突破常规的MOS FET的热激发机制对亚阈值摆幅的限制，实现亚阈值摆幅小于60mV/Dec的晶体管。

现有的能实现亚阈值摆幅小于60mV/Dec的晶体管主要有两种：一是隧穿晶体管(Tunnel FET)，二是负电容晶体管。隧穿晶体管的沟道中形成重掺杂的np隧穿结，载流子通过带间隧穿才能实现从源极到漏极的输运，而通过栅电压调节隧穿结的厚度来控制隧穿电流，从而实现晶体管的开关状态转换。隧穿晶体管关断时，可突破常规FET器件中热激发对关断速度的物理限制，实现室温下亚阈值摆幅小于60mV/Dec。但是该隧穿结的存在同时也大大降低了隧穿晶体管的驱动电流，目前实现的隧穿晶体管的最大开态电流仅仅只有正常晶体管的1％。具体地，室温下亚阈值摆幅小于60mV/Dec的隧穿晶体管的最大电流为1-10nA/μm，该电流并不满足国际半导体发展路线图(International Technology Roadmapfor Semiconductors，简称ITRS)的要求，并且这样使得器件和电路的工作速度大大降低，从而不能满足正常集成电路的工作需要，因此没有实用价值。负电容晶体管一般采用铁电材料作为栅电容，能同时实现低于60mV/Dec的亚阈值摆幅和高的驱动电流，但是负电容晶体管存在速度慢、稳定性不好和不宜集成的问题。

发明内容

根据本公开的第一方面，提供了一种场效应晶体管，包括：

源极和漏极，源极由狄拉克材料形成；

沟道，沟道设置在源极与漏极之间；以及

源极控制电极，设置在源极上，并用于控制狄拉克材料的掺杂，以使得狄拉克材料与沟道相反地掺杂；以及

栅极，设置在沟道之上，并与沟道电绝缘。

根据本公开的至少一个实施方式，狄拉克材料包括：单层石墨烯、Weyl半金属、d波超导体或拓扑绝缘体。

根据本公开的至少一个实施方式，源极与沟道电接触。

根据本公开的至少一个实施方式，源极控制电极配置为控制源极与沟道之间的接触势垒低于0.2电子伏特。

根据本公开的至少一个实施方式，沟道是p型掺杂的，源极控制电极配置为使得狄拉克材料进行n型掺杂；或

沟道是n型掺杂的，源极控制电极配置为使得狄拉克材料进行p型掺杂。

根据本公开的至少一个实施方式，该场效应晶体管还包括栅绝缘层，栅绝缘层形成在沟道上并具有小于2nm的等效氧化层厚度。