[发明专利]半导体结构及其制造方法

说明书

形成半导体器件的方法包括：提供半导体结构，半导体结构包括从第一区延伸到第二区的第一半导体材料。该方法还包括去除第二区中的第一半导体材料的部分以形成凹槽，该凹槽暴露设置在第一区中的第一半导体材料的侧壁；形成覆盖侧壁的介电材料；当介电材料覆盖侧壁时，在邻近介电材料的第二区中外延生长第二半导体材料；以及形成包括第一半导体材料的第一鳍和和包括第二半导体材料的第二鳍。本发明的实施例还涉及半导体结构及其制造方法。

技术领域

本发明的实施例涉及半导体结构及其制造方法。

背景技术

半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都比前一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量) 通常增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线)) 减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也已经增大了处理和制造IC的复杂度，并且为了实现这些进步，需要IC处理和制造中的类似的发展。

例如，通过增加栅极沟道耦合引入多栅极器件以改进栅极控制，减小 OFF态电流，并且减小短沟道效应(SCE)。一种这样的多栅极器件是横向全环栅(HGAA)晶体管，晶体管的栅极结构围绕它的横向沟道区延伸，在所有侧上为沟道区提供通路。HGAA晶体管与传统的互补金属氧化物半导体(CMOS)工艺兼容，从而允许它们急剧按比例缩小，同时维持栅极控制并且缓解SCE。然而，HGAA晶体管的制造可以是有挑战的。例如，通过当前的方法外延生长HGAA晶体管的堆叠的半导体材料形成沟道不是在所有方面都令人满意，尤其是当器件节距较小时，再然后40纳米(nm) 或更小时。

发明内容

本发明的实施例提供了一种形成半导体器件的方法，包括：提供半导体结构，所述半导体结构包括从第一区延伸到第二区的第一半导体材料；去除所述第二区中的所述第一半导体材料的部分以形成凹槽，所述凹槽暴露设置在所述第一区中的所述第一半导体材料的侧壁；形成覆盖所述侧壁的介电材料；当所述介电材料覆盖所述侧壁时，在邻近所述介电材料的所述第二区中外延生长第二半导体材料；以及形成包括所述第一半导体材料的第一鳍和和包括所述第二半导体材料的第二鳍。

本发明的另一实施例提供了一种形成半导体器件的方法，包括：提供衬底，所述衬底具有设置在所述衬底上方的多个第一半导体层和多个第二半导体层，所述第一半导体层具有与所述第二半导体层不同的材料组成，并且所述第一半导体层和所述第二半导体层在垂直方向上相对于彼此交替地设置；在所述衬底的第一区上方形成图案化的掩模；当所述图案化的掩模位于所述第一区上方时，去除所述衬底的第二区中的所述多个第一半导体层和所述多个第二半导体层，使得所述第一区中的所述多个第一半导体层和所述多个第二半导体层的侧壁暴露；在包括所述侧壁的所述衬底上方共形地沉积介电材料层；当所述介电材料层设置在所述侧壁上时，在所述第二区中外延生长多个第三半导体层和多个第四半导体层，所述多个第三半导体层具有与所述多个第四半导体层不同的材料组成，并且所述多个第三半导体层和所述多个第四半导体层在垂直方向上相对于彼此交替地设置；以及图案化所述多个第一半导体层、所述多个第二半导体层、所述多个第三半导体层和所述多个第四半导体层以在所述第一区中形成第一鳍和在所述第二区中形成第二鳍。

本发明的又一实施例提供了一种半导体结构，包括：半导体衬底，具有第一区和第二区；第一半导体结构，设置在所述第一区内的所述半导体衬底上方；以及第二半导体结构，设置在所述第二区内的所述半导体衬底上方，其中，在所述第一半导体结构和所述第二半导体结构相交的平面内，所述第一半导体结构具有(110)晶面，并且所述第二半导体结构具有(100) 晶面，所述平面平行于所述半导体衬底的顶面。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明的各个方面的形成半导体器件的方法的流程图。