[发明专利]集成扇出式封装

说明书

本发明实施例公开集成扇出式封装。一种集成扇出式封装包括第一芯片、重布线层结构、多个连接垫、多个虚设图案、多个微凸块、第二芯片、及底胶层。所述重布线层结构电连接到所述第一芯片。所述连接垫电连接到所述重布线层结构。所述虚设图案位于所述连接垫的一侧。所述微凸块电连接到所述连接垫。所述第二芯片电连接到所述微凸块。所述底胶层覆盖所述多个虚设图案并环绕所述微凸块。

技术领域

本公开的实施例涉及集成扇出式封装。

背景技术

近年来，由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业经历了快速成长。在大多数情况下，集成密度的此种提高源自于最小特征大小的连续缩减，此使得能够在给定区域中集成更多组件。

这些较小的电子组件也需要与先前的封装相比占据较小区域的较小的封装。半导体的封装类型的实例包括方形扁平封装(quad flat package，QFP)、管脚网格阵列(pingrid array，PGA)封装、球网格阵列(ball grid array，BGA)封装、覆晶封装(flip chip，FC)、三维集成电路(three-dimensional integrated circuit，3DIC)、晶片级封装(waferlevel package，WLP)、及叠层封装(package on package，PoP)装置等。目前，集成扇出式封装因其致密性(compactness)而变得越来越受欢迎。然而，存在许多与集成扇出式封装相关的挑战。

发明内容

根据本发明的实施例，一种集成扇出式封装包括第一芯片、重布线层结构、多个连接垫、多个微凸块、第二芯片、及底胶层。所述重布线层结构电连接到所述第一芯片。所述连接垫电连接到所述重布线层结构。所述虚设图案位于所述连接垫的一侧。所述微凸块电连接到所述连接垫。所述第二芯片电连接到所述多个微凸块。所述底胶层覆盖所述虚设图案并环绕所述多个微凸块。

附图说明

图1A至图1F是一种根据一些实施例形成集成扇出式封装的方法的剖视图。

图2至图8是根据一些实施例的集成扇出式封装的简化俯视图。

图9至图10是根据替代实施例的集成扇出式封装的剖视图。

图11及图12是根据替代实施例的集成扇出式封装的简化俯视图。

图13是根据另一些替代实施例的集成扇出式封装的剖视图。

图14是根据再一些替代实施例的集成扇出式封装的剖视图。

图15至图19是根据一些实施例的集成扇出式封装的剖视图。

具体实施方式

以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及设置的具体实例的目的在于以简化方式传达本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第二特征形成在第一特征“之上”或第一特征“上”可包括其中第二特征及第一特征被形成为直接接触的实施例，且也可包括其中第二特征与第一特征之间可形成有附加特征、进而使得所述第二特征与所述第一特征可能不直接接触的实施例。此外，在本公开内容的各种实例中，可使用相同的参考编号及/或字母来指代相同或类似的部件。对参考编号的重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。