[发明专利]一种用于FPGA芯片的电荷泵

说明书

本发明公开了一种用于FPGA芯片的电荷泵，包括差分输入电路、共模负反馈电路、电流不匹配校正电路、输出差模清零电路、差分输出电路；所述差分输入电路连接所述差分输出电路，用于产生电荷泵的最终输出电压；所述差分输出电路包括两个输出端，分别连接共模负反馈电路和电流不匹配校正电路，用于分别向所述共模负反馈电路提供共模检测电平、向所述电流不匹配校正电路提供电流不匹配检测电平；所述共模负反馈电路连接差分输入电路，用于将所述共模检测电平补偿到差分输入电路的输出端；所述电流不匹配校正电路连接所述差分输出电路，用于根据检测到的差分输出的电流不匹配检测电平对应补偿两个差分输出。本发明提升了电荷泵线性度。

技术领域

本发明属于时钟控制领域，具体涉及一种用于FPGA芯片的电荷泵。

背景技术

FPGA(Field-Programmable Gate Array，现场可编程门阵列)是由许多的逻辑单元构成的逻辑器件，其中逻辑单元包括门、查找表和触发器，它具有丰富硬件资源、强大并行处理能力和灵活可重配置能力，在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。FPGA内部通常有多个PLL(Phase Locked Loop，锁相环)。PLL在FPGA内部用于生成高品质的时钟。PLL通常由鉴相器、电荷泵、滤波器、压控振荡器、分频器构成。电荷泵是FPGA中PLL的重要组成部分。

电荷泵在设计中通常存在充放电电流不匹配、电容器件漏电、饱和输出电压受限等问题。在现有的一种实施方式中，参看图1和图2，电荷泵三种工作状态：超前，滞后，锁定。其具体工作过程为：超前时up＝1，dn＝0；滞后时up＝0，dn＝1；锁定时up＝0，dn＝0。信号upb和dnb分别是up和dn的反相。超前时Mn6导通，Mn3导通，输出节点outn对地放电，outn电位降低；Mn5断开，Mn4断开，输出节点被Mp1充电，outp电位升高。滞后时Mn6断开，Mn3断开，输出节点outn被Mp2充电，电位升高；Mn5导通，Mn4导通，输出节点outp对地放电，电位降低。锁定时Mn6断开，Mn3导通，Mp2的电流全部经Mn2流入地，outn电位保持不变；Mn5导通，Mn4断开，Mp1的电流全部经Mn1流入地，outp电位保持不变。

然而，现有的上述方案由于采用差分输出原因，会导致其输出电压的共模范围不受控，共模电压偏至电源电压或地电压时电路会失效，不能正常工作；此外，电流镜采用单管结构，输出阻抗较低，会由于共模点的不同导致MOS管的充放电不相等；除匹配因素，电荷泵的负载电容漏电也会引起共模电平漂移。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种用于FPGA芯片的电荷泵。本发明要解决的技术问题通过以下技术方案实现：

一种用于FPGA芯片的电荷泵，包括差分输入电路、共模负反馈电路、电流不匹配校正电路、输出差模清零电路、差分输出电路；

所述差分输入电路连接所述差分输出电路，用于产生电荷泵的最终输出电压；

所述差分输出电路包括两个输出端，分别连接共模负反馈电路和电流不匹配校正电路，用于分别向所述共模负反馈电路提供共模检测电平、向所述电流不匹配校正电路提供电流不匹配检测电平；

所述共模负反馈电路连接差分输入电路，用于将所述共模检测电平补偿到差分输入电路的输出端，使差分输入电路的输出端的共模信号稳定；

所述电流不匹配校正电路连接所述差分输出电路，用于根据检测到的差分输出的电流不匹配检测电平对应补偿两个差分输出，以使两个差分输出分别都能保证各自的充电与放电电流相匹配；

所述输出差模清零电路连接所述差分输出电路，用于在电路启动工作时清空所述差分输出电路差分对管输出的差模信号。

进一步地，还包括偏置电路，所述偏置电路连接所述电流不匹配校正电路，用于向所述电流不匹配校正电路提供偏置电流，以增强输出充电和放电电流的匹配。