[发明专利]时钟树单元、时钟网络结构及FPGA时钟结构

说明书

技术领域

本发明属于电子技术领域，具体涉及一种时钟树单元、时钟网络结构及FPGA时钟结构。

背景技术

FPGA是由许多的逻辑单元构成的逻辑器件，其中逻辑单元包括门、查找表和触发器，它具有丰富硬件资源、强大并行处理能力和灵活可重配置能力，在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。

随着工艺制造水平的飞速发展，芯片尺寸在不断缩小，集成度在快速提高。为跟上数字芯片的快速发展，人们对性能提出的要求也越来越高，而时钟信号对系统的功能、性能及稳定性起着决定性的作用。因此在设计过程中，时钟网络的设计成了决定时钟网络好坏的关键因素。

如图1所示的现有时钟网络结构主要包括：

a：中央时钟选择器(MUX)：用于传递时钟信号，通过配置FPGA来选择所需的时钟源；中央时钟选择器的输出时钟个数是固定的，也即整个时钟网络所能传递时钟的最大数目N个。

b：第一驱动(A-buffer)：MUX输出的N个时钟信号(Nclk)传递到A-buffer，通过A-buffer驱动第二驱动(B-buffer)模块。

c：第二驱动(B-buffer)：接收A-buffer传递的Nclk，并将该Nclk驱动相应区域的可编程逻辑单元(basic unit)的时钟模块。

然而上述现有技术存在如下问题：1、能够传递的时钟数目是固定的，如果要增加时钟数目，则要增大时钟网络的规模，增大芯片体积，提高成本，而且在小规模应用时，部分时钟网络资源会空闲，造成资源浪费。2、现有的时钟结构，只能用于传递时钟信号，而对于用户需要高速传递的自定义信号不能传递。

在高速数字处理器中，大部分的功耗消耗在时钟网络中，因此时钟网络的设计尤为引起人们的关注。因此，研究出一种有利于缩小芯片面积，且能够降低功耗的时钟网络结构，是本领域的热点研究方向。

发明内容

针对以上存在的问题，本发明提出了一种时钟树单元、时钟网络结构及FPGA时钟结构，具体的实施方式如下。

具体的，本发明实施例提供一种时钟树单元，其中，所述时钟树单元包括：横向驱动模块、多个纵向接口模块、多个可编程逻辑单元，所述可编程逻辑单元中设置有横向分支驱动；

横向驱动模块，电连接至多个所述纵向接口模块，用于向所述纵向接口模块发送待传输信号；

所述纵向接口模块，与所述横向分支驱动对应连接，用于向所述横向分支驱动发送所述待传输信号；

所述横向分支驱动用于使所述待传输信号在多个所述可编程逻辑单元之间传递。

在本发明的一个实施例中，所述横向驱动模块的输出端设置有多个输出引线，每一个所述输出引线传输一个所述待传输信号；

每一个所述纵向接口模块与多个所述输出引线中的至少一个电连接，用于接收所述输出引线传递的所述待传输信号。

在本发明的一个实施例中，所述纵向接口模块中设置有所述横向分支驱动，多个所述纵向接口模块通过所述横向分支驱动电连接，所述横向分支驱动用于使所述待传输信号在多个所述纵向接口模块之间传递。

在本发明的一个实施例中，所述横向驱动模块设置有N个输出引线，每一个所述纵向接口模块电连接H个所述输出引线，M个所述纵向接口模块为一组，其中N＝H*M，N、H、M为大于等于1的正整数；

每组所述纵向接口模块相互传递所述待传输信号，以使每一所述纵向接口模块接收到N个所述待传输信号；

与M个所述纵向接口模块对应连接的M个所述可编程逻辑单元为一组，所述M个所述可编程逻辑单元通过所述横向分支驱动连接，以使每一所述可编程逻辑单元接收到N个所述待传输信号。

本发明的另一实施例提供一种时钟网络结构，其中，包括上述任一项实施例所述的时钟树单元，其中，

所述时钟网络还包括信号选择器，所述信号选择器电连接至横向驱动模块，用于向所述横向驱动模块发送待传输信号；

所述信号选择器设置有选择信号端，所述选择信号端用于输入第一选择信号；所述信号选择器根据所述第一选择信号选择输入的待传输信号，所述待传输信号包括时钟信号和全局配置信号。

在本发明的一个实施例中，所述横向驱动模块还设置有第二选择信号端，所述第二选择信号端用于输入第二选择信号；所述横向驱动模块根据所述第二选择信号，接收外部信号，并传递至所述纵向接口模块。

本发明的另一实施例提供一种FPGA时钟结构，其中，包括上述任一项实施例所述的时钟网络结构。

本发明的有益效果为：