[发明专利]一种多FPGA的上电配置控制方法

权利要求书

1.一种多FPGA的上电配置控制方法，其特征是；包括FPGA上电配置控制系统，所述FPGA上电配置控制系统包括DC/DC电源、外部电路、FPGA的IO供电LDO、FPGA的内核供电LDO及RC延时电路；

所述DC/DC电源输出的电压经传输电缆和各LDO分别给外部电路、FPGA的IO和内核供电；所述RC延时电路用于控制FPGA的IO供电LDO输出电压、内核供电LDO输出电压以及FPGA的program_b使能；在上电配置控制过程中，采用分时上电，具体上电配置控制方法为：

步骤一、外部电路上电；LDO处于输出常使能状态，在DC/DC电源输出电压后LDO开始输出电压；

步骤二、FPGA的IO供电LDO输出使能；

IO供电LDO受RC延时电路控制，当RC延时电路的电压上升到门限电压IO供电LDO开始输出电压，多片FPGA的IO供电LDO在相同的延时时间输出使能，所述延时时间为0.2t_config；式中t_config为FPGA配置的最大电源上升时间；

步骤三、FPGA的内核供电LDO输出使能；

内核供电LDO输出受RC延时电路控制，当RC延时电路的电压上升到门限电压后内核供电LDO开始输出电压；

设定n片FPGA，则n片FPGA的内核电源使能间隔时间为0.6t_config/n；即第一片FPGA的配置起始时刻为0.2t_config+0.6t_config/n，第二片FPGA的配置起始时刻为0.2t_config+0.6t_config×2/n，第n片FPGA的配置起始时刻为0.2t_config+0.6t_config×n/n；

步骤四、FPGA的program_b使能启动配置，program_b使能受RC延时电路控制，当RC延时电路的电压上升到门限电压后program_b输出使能；具体控制方法为：

FPGA的Done控制FPGA的program_b；

设定各片FPGA的配置间隔时间为单片的配置完成时间；第一片FPGA的Done连接第二片FPGA的program_b，第二片FPGA的Done连接第三片FPGA的program_b，直到完成最后一片FPGA的连接；

多片FPGA的配置时间的总长度T_total为：式中T_i为第i片的配置时间，T_delay为第一片FPGA的program_b的RC延时时间；

所述式中l配置数据的总长度，m为从PROM中读出数据的位宽，f_cclk为从PROM中读出的时钟频率，T_{delay_i}为配置过程中非读出数据的时间。

2.根据权利要求1所述的一种多FPGA的上电配置控制方法，其特征在于；步骤四中，FPGA的program_b使能受RC延时电路控制，当RC延时电路的电压上升到门限电压后program_b使能；还包括另一种控制方法，具体为：

设定各片FPGA之间独立，采用分别结合比较器的RC延时电路对FPGA的program_b进行控制：通过结合比较器的RC延时电路，控制不同FPGA的IO供电使能开始到对应FPGA的program_b变为高电平启动配置的时间。

3.根据权利要求2所述的一种多FPGA的上电配置控制方法，其特征在于；所述IO供电使能开始到对应FPGA的program_b管脚变为高电平启动配置的时间式中τ为IO电源供电的RC电路的充电时间系数，k为IO供电的分压电路的分压系数，所述k的范围为：0＜k＜1。

4.根据权利要求1所述的一种多FPGA的上电配置控制方法，其特征在于；所述DC/DC电源的输出电压要求大于等于FPGA的IO供电LDO输出电压与LDO的压差、传输线缆的电阻、配置过程的传输线缆上的峰值电流之和。