[发明专利]半导体器件反熔丝结构及其写入和读取方法

说明书

技术领域

本发明涉及一种半导体器件反熔丝结构，特别是涉及一种可有效减小反熔丝面积的半导体器件反熔丝结构及其写入和读取方法。

背景技术

当半导体器件中的至少一个单位单元在制造工序中出现缺陷或故障时，不能将半导体器件用作存储器件。具有至少一个故障单位单元的存储器件则被归类为有缺陷的产品，并导致生产效率降低。因此，已开发出用冗余单元来替换有缺陷的单元以修复存储器件中的有缺陷的单元的技术。例如，一种类型的存储器电路包括存储器单元的动态随机存取存储器(DRAM)阵列，存储器单元以行和列排布，行和列的每一者可定址以用于存储信息位。如果在制造出存储器件之后的试验操作中检测出有缺陷的单元，则在存储器件的内部电路中执行写入操作，将有缺陷的单元更换为冗余单元。

目前，主要是通过在存储器中设计熔丝结构和反熔丝结构来实现冗余单元的选择。通过熔丝结构来修复半导体器件的方法是在晶片级执行写入修复工序，而不能应用于已封装的半导体器件，且随着半导体集成度的逐渐提高，熔丝结构受限于激光束的光斑尺寸，所以现有修复方式更多的选择反熔丝结构。

反熔丝结构的修复方式为，在未写入时，反熔丝通常是不导电的(高阻)，而当在反熔丝上施加的电压超过某个值时，反熔丝导通变成导体。未写入的反熔丝等效于一个电容，在进行读取操作时，电流极小或为零；写入的反熔丝等效于一个电阻，在进行读取操作时，电流会有显著的增大。反熔丝结构选择性地允许导电连接选择性地将电路的部分连接在一起，从而可以将先前未连接的器件使用到电路中完成修复工序。

一般芯片上反熔丝结构的制作是通过在不修改既有DRAM工艺流程下，使用周边栅极在DRAM芯片上制作而成，如图1所示为半导体器件反熔丝结构的平面示意图，其中线型选择线1′下的有源区2′中只包含一个反熔丝。图2为沿图1虚线方向的剖面图，示出了半导体器件中每个有源区中所述反熔丝的结构，包括上导电电极层3′、下导电电极层5′及中间绝缘层4′，由此制作的反熔丝结构，由于工艺方法的制约，其每个有源区中的反熔丝面积较大，且每个有源区中只能形成一个反熔丝，进一步增大了反熔丝结构的面积和空间体积，从而使半导体器件中整个反熔丝结构占据了芯片中的较大面积，影响半导体器件的高度地集成化。

所以亟待提高半导体器件中反熔丝结构在芯片中的占用面积，以提高半导体器件的高度集成化。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件反熔丝结构及其写入和读取方法，用于解决现有技术中反熔丝结构的面积较大，从而影响半导体器件的高度集成化的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体器件反熔丝结构，包括半导体衬底，所述半导体衬底包含有源区，所述有源区包含间隔的第一沟槽及第二沟槽，反熔丝单元形成于所述有源区，其中，所述反熔丝单元包括：

第一熔丝隔离层，形成于所述第一沟槽的底部及侧壁；

第一导电层，填充于所述第一沟槽内，且所述第一导电层的顶面低于所述第一沟槽的顶缘；

第一绝缘层，形成于所述第一沟槽内并覆盖于所述第一导电层的顶面；

第二熔丝隔离层，形成于所述第二沟槽的底部及侧壁；

第二导电层，填充于所述第二沟槽内，且所述第二导电层的顶面低于所述第二沟槽的顶缘；

第二绝缘层，形成于所述第二沟槽内并覆盖于所述第二导电层的顶面；以及

第三导电层，凸设于所述第一沟槽和第二沟槽之间的所述有源区上。

作为本发明的一种优选方案，当所述第一熔丝隔离层被熔断，第一导通路径由所述第三导电层到所述第一导电层；当所述第二熔丝隔离层被熔断，第二导通路径由所述第三导电层到所述第二导电层。

进一步地，当所述第一熔丝隔离层、所述第二熔丝隔离层被熔断，第三导通路径还包括由所述第一导电层到所述第二导电层。

作为本发明的一种优选方案，所述半导体衬底的所述有源区包含N型掺杂衬底及P型掺杂衬底所组成群组中的一种。

作为本发明的一种优选方案，所述第三导电层与所述第一沟槽之间及所述第三导电层与所述第二沟槽之间具有间距D。

作为本发明的一种优选方案，所述第一导电层和所述第二导电层的材料包含由钨(W)、钛(Ti)、镍(Ni)、铝(Al)、铂(Pt)、硅氮化钛(SiTiN)、金属氮化物、金属硅化物以及掺杂多晶硅所构成群组中的至少一种。