[发明专利]一种芯片低功耗测试电路和方法

说明书

本发明公开了芯片低功耗测试电路和方法，电路包括扫描链和多个测试控制模块，测试控制模块包括至少一个第一时钟门控单元，第一时钟门控单元包括扫描端、逻辑驱动端，扫描端用于从扫描链获取扫描控制信号，逻辑驱动端分别连接于一控制与门，控制与门包括逻辑输入端、控制输入端和输出端；逻辑输入端用于获取测试向量的逻辑信号，控制输入端用于获取功耗控制信号，输出端连接于逻辑驱动端；控制与门用于将获取的功耗控制信号以及逻辑信号运算后通过输出端输出至第一时钟门控单元，第一时钟门控单元用于根据控制与门的输出工作或关断。增强了芯片低功耗测试过程中时钟门控单元的可控性，易化了控制难度，与基于扫描链的测试架构兼容性更好。

技术领域

本发明涉及芯片测试技术，尤其涉及一种芯片低功耗测试电路和方法。

背景技术

随着超大规模芯片设计发展到深亚微米时代，功耗成为高性能芯片最主要的设计目标，所有的设计必须围绕特定的低功耗目标完成。而在测试(test)状态下，在目前普遍采用的基于扫描链(scan chain)的设计中，其功耗一般比普通工作状态高出数倍。这样的高功耗远远超过芯片的设计目标，给设计和测试过程带来相当大的困难。因此，高性能的超大规模芯片必须考虑低功耗测试(low power test)。由于低功耗的需要，深亚微米阶段的芯片必须有基于时钟门控(clock gate，简称CG)的设计，设计时会加入大量时钟门控以控制功耗。但是现有的基于低功耗测试的芯片设计还存在着时钟门控数量多，控制难度大，与基于扫描链的测试架构兼容性差，测试功耗可控性差的问题。

发明内容

为了克服现有技术的不足，本发明的目的在于提供一种芯片低功耗测试电路和方法，其能解决现有的基于低功耗测试的芯片设计存在的时钟门控数量多，控制难度大，与基于扫描链的测试架构兼容性差，测试功耗可控性差的问题。

本发明的目的之一采用以下技术方案实现：

一种芯片低功耗测试电路，包括扫描链和多个测试控制模块，所述测试控制模块包括至少一个第一时钟门控单元，所述第一时钟门控单元包括扫描端、逻辑驱动端和时钟输出端，所述时钟输出端用于输出逻辑时钟信号；所述扫描端用于从所述扫描链获取扫描控制信号，所述逻辑驱动端分别连接于一控制与门，所述控制与门包括逻辑输入端、控制输入端和输出端；

所述逻辑输入端用于获取测试向量的逻辑信号，所述控制输入端用于获取功耗控制信号，所述输出端连接于所述逻辑驱动端；

所述控制与门用于将获取的功耗控制信号以及逻辑信号运算后通过所述输出端输出至所述第一时钟门控单元，所述第一时钟门控单元用于根据所述控制与门的输出切换至工作状态或关断状态。

进一步地，至少有一个测试控制模块包括多个第一时钟门控单元，且同一测试控制模块中的所有第一时钟门控单元相应的控制输入端相连接，用于获取同一路功耗控制信号。

进一步地，所述测试控制模块还包括第二时钟门控单元，所述第二时钟门控单元均包括时钟输入端；

至少有一个第一时钟门控单元的时钟输出端上连接有多个第二时钟门控单元，所述第二时钟门控单元用于通过所述时钟输入端从所述第一时钟门控单元获取逻辑时钟信号。

进一步地，所述芯片低功耗测试电路还包括解码模块，所述解码模块连接于所述控制与门的控制输入端和所述扫描链；

所述解码模块用于从所述扫描链获取功耗指令，并根据功耗指令输出多路功耗控制信号至相应的控制输入端。

进一步地，所述解码模块包括解码器和边界控制单元，所述解码器用于从所述扫描链获取功耗指令，并根据功耗指令输出多路解码控制信号，所述边界控制单元用于根据边界控制信息将多路解码控制信号处理为多路功耗控制信号。

进一步地，所述解码模块输出的多路功耗控制信号中至少有两路为1。

本发明的目的之二采用以下技术方案实现：