[发明专利]抗单粒子翻转的FPGA三模冗余配置存储单元电路

说明书

技术领域

本发明属于集成电路技术领域，涉及一种用于FPGA抗单粒子翻转的的三模冗余配置存储单元电路。

背景技术

自20世纪70年代以来，随着微电子技术的发展，出现了各种类型的通用型可编程逻辑器件PLD。其中，以基于SRAM的FPGA应用较为广泛。用户可以通过软件对器件编程配置存储单元SRAM来实现所需的逻辑功能，而不必由自己设计和代工厂制作专用集成电路ASIC芯片。FPGA是一种高密度的复杂PLD。它由许多独立的可编程逻辑模块、可编程互连和可编程输入/输出模块组成。逻辑模块之间以及与输入/输出模块间的连接通过可编程互连开关来实现。通过将配置码流下载到芯片中的配置存储单元控制可编程资源实现所需的逻辑功能。

FPGA是超大规模集成电路VLSI技术和计算机辅助设计CAD技术发展融合的结果。基于FPGA的应用电路设计不需再经流片，同时又有功能强大的EDA软件的支持。因此，与基于ASIC芯片设计相比产品研发周期大大缩短。而且在需要的量片数不大时，基于FPGA的应用电路设计与ASIC芯片设计相比还具有成本低的优势。FPGA的这些优点使得它广泛应用于计算机硬件、数据处理、工业控制、遥控遥测、智能仪表、广播电视、医疗器械和航空航天等诸多领域。但在一些应用场合，FPGA中的配置存储单元SRAM位状态易于被单粒子辐射后翻转。

现有技术中，为解决上述单粒子辐射导致SRAM位状态翻转的问题，提出了一种提高FPGA中配置SRAM抗单粒子翻转阈值的方法。通过在SRAM中交叉耦合反向器对的每个输入端与另一反向器的输出端连线间插入一个MOS管接成的栅氧电容，延长被打翻数据经反向器反馈回来的时间，使得反馈时间大于被打翻数据恢复时间，从而提高SRAM抗单粒子翻转阈值。还有技术人员通过在SRAM中交叉耦合反向器对的每个输出端与另一反向器输入端连线间插入一个等效于电阻的MOS传输管，以延长被打翻数据经反向器反馈回来的时间，从而提高SRAM抗单粒子翻转阈值。另外一种方法是通过在SRAM存储节点增加MOS管栅氧电容缩短被打翻数据恢复时间的方法，从而提高SRAM抗单粒子翻转阈值。不同于前面通过延长被打翻数据经反向器反馈回来的时间或缩短被打翻数据的恢复时间以提高SRAM抗单粒子翻转阈值的方法，还有技术人员提出了一种双互锁存储单元电路，其相当于传统两端读写SRAM单元的二模冗余电路，相比于可编程逻辑器件中配置存储单元单端读写多用了2个MOS管。

上述方法通过增加敏感结点电容缩短被打翻数据恢复时间或在SRAM中反向器输入路径上增加电阻电容延长被打翻数据经反向器反馈回来的时间提高SRAM抗单粒子翻转阈值。而对于二模冗余SRAM单元的双互锁存储单元电路，该电路12个MOS管，需两端差分读写。可编程逻辑器件上电时需对内部配置存储单元清零，使其处在确定的状态。因此，二模冗余的配置存储单元就需在存储相同状态的两个结点各增加一个清零管。本文给出了用于FPGA的带清零管的单端读写的三模冗余配置存储单元电路，相比两端读写存储单元少占有了一倍的布线。不同于文献中存储单元‘0’与‘1’都需读写，该配置存储单元上电时清一次零，然后配置时需写‘1’的配置单元再写‘1’；回读配置数据时也是默认‘1’，只回读‘0’。

公开内容

(一)要解决的技术问题

本公开提供了一种抗单粒子翻转的FPGA三模冗余配置存储单元电路，以至少部分解决以上所提出的技术问题。

(二)技术方案