[发明专利]一种多总线可重构处理器芯片电路

说明书

在本发明属于计算机硬件技术，涉及一种多总线可重构处理器芯片的电路结构。所述的电路包括FPGA核、总线、FPGA核接口和FPGA核加载电路，所述的FPGA核可编程，处理器通过总线和FPGA核接口访问FPGA核，用户通过FPGA核加载电路将自主设计的逻辑电路加载至FPGA核内。提供一种多总线可重构处理器芯片电路。

技术领域

本发明属于计算机硬件技术，涉及一种多总线可重构处理器芯片的电路结构。

背景技术

机载计算机的飞控系统需要配置高性能处理器，内嵌大容量FPGA，可实现功能定制，同时通过429，422，1553B等接口实现飞控计算机与外设的通信，而国内尚未有满足该需求的处理器芯片。

发明内容

本发明的目的：提供一种多总线可重构处理器芯片电路。

本发明的技术方案：一种多总线可重构处理器芯片电路，其特征为：所述的电路包括FPGA核、总线、FPGA核接口和FPGA核加载电路，所述的FPGA核可编程，处理器通过总线和FPGA核接口访问FPGA核，用户通过FPGA核加载电路将自主设计的逻辑电路加载至FPGA核内。

优选地，所述电路包括处理器核、中断控制器、浮点处理单元、二级Cache控制器、SRAM存储器、PLB仲裁器、SRAM控制器、SDRAM控制器、1553B协议处理器、FPGA核接口、FPGA核、以太网接口、DMA控制器、PLB到OPB桥、FPGA核加载电路、EBC存储器接口、看门狗、定时器、实时时钟、脉宽调制、LVDS接口、429总线控制器、串口控制器、IIC接口以及通用输入输出模块；

处理器核与中断控制器、浮点处理单元、二级Cache控制器直接连接，二级Cache控制器与SRAM存储器、PLB仲裁器直接连接，PLB仲裁器通过PLB总线1连接SRAM控制器和SDRAM控制器，通过PLB总线2连接1553B协议处理器、FPGA核接口和以太网接口，FPGA核与FPGA核接口直接连接，DMA控制器与PLB仲裁器和OPB总线连接，PLB总线2通过PLB到OPB桥与OPB总线连接，FPGA核加载电路、EBC存储器接口、看门狗、定时器、实时时钟、脉宽调制、LVDS接口、429总线控制器、串口控制器、IIC接口以及通用输入输出模块连接在OPB总线上，FPGA核加载电路与FPGA核和EBC存储器接口连接。

优选地，所述处理器为PowerPC460处理器。

优选地，所述PLB总线采用128位数据宽度，OPB总线采用32位数据宽度。

优选地，所述二级Cache控制器可以使能和禁止二级缓存，使能二级缓存时，SRAM存储器当二级缓存使用，当禁止二级缓存时，SRAM当内部存储器使用。

优选地，所述FPGA核接口提供访问FPGA核的4个片选空间，每个空间大小固定为32MB，每个片选空间可独立配置为8位，16位，32位FPGA接口访问，提供两种时序访问FPGA核，即异步时序和同步时序。

优选地，所述FPGA核加载电路实现Xilinx PROM和处理器加载两种方式来进行FPGA的配置。

优选地，所述EBC存储器接口提供4个存储器片选，支持FLASH、SRAM、NvRAM存储器件，支持可编程的访问时序，支持128MB访问空间。

本发明的有益效果：本发明提供的一种多总线可重构处理器芯片电路结构以PPC460处理器核为核心，集成PPC460FPU浮点单元、二级Cache，对外提供SDRAM存储器接口、EBC存储器接口和以太网接口，片内集成可编程逻辑阵列FPGA，融合面向航空应用的1553B协议处理器，并提供429总线控制器、高速LVDS总线接口、UART、GPIO、I2C等丰富外设接口，实现了具有多种总线接口且具有片内编程逻辑的高性能、低功耗处理器的芯片化。该处理器具有高性能数据处理能力，且片内集成大容量可编程逻辑阵列FPGA及丰富外设资源，可以满足飞控计算机等系统的小型化需求。