[发明专利]一种适用于高速模数转换器的时序控制电路

说明书

本发明提供了一种适用于高速模数转换器的时序控制电路，包括，判断逻辑单元、置位控制逻辑单元、高位判断逻辑单元、可编程延迟单元，其特征在于，判断逻辑单元接收比较输出信号并判断比较输出信号是否有效；置位控制逻辑单元接受所述判断逻辑单元控制进行逻辑置位；高位判断逻辑单元接收来自所述置位控制逻辑单元的判断电平，控制所述可编程延迟单元的延迟时间；可编程延迟单元接收所述高位判断逻辑单元发出的控制信号、判断逻辑单元的判断结果信号和静态控制信号，输出比较时钟。本发明的时序控制电路可以自动延长高位置位时间，即置位电压的建立时间，保证置位电压的精度，提高模数转换器的线性度。

技术领域

本发明属于集成电路设计领域，尤其涉及一种适用于高速模数转换器的时序控制电路。

背景技术

近年来，高速无线设备的发展成为驱动集成电路技术进步的重要推动力。典型的无线接收系统包括天线、混频器、模拟滤波器、模数转换器，数字滤波器以及降采样模块等等。其中模数转换器是连接模拟和数字系统的桥梁，它的性能直接影响了整体系统的线性度、功耗、带宽等关键技术指标。

相较于其他模数转换器的架构，逐次逼近型模数转换器不需要线性增益模块，更适合深亚微米工艺的演进路线，目前成为业界的研究热点。高速的逐次逼近型模数转换器通常采用异步时序逻辑，通过判断比较器的输出结果，自动置位对应的开关电容，进行下一位结果的比较。但在置位过程中，高位的开关电容可能会由于建立时间不足，而得到错误的比较结果，降低模数转换器的精度。

目前高速模数转换器的转换速率通常在100MHz以上，精度为8-14bit。以一个12bit、100MHz的模数转换器为例，通常采样时间至少为转换周期的20%，那么每位的比较时间只有0.667ns，如果采样冗余结构，或校准算法，还将存在冗余的比较周期，这一比较时间还将进一步缩短。因此需要将比较周期设计的尽量短，才能保证12bit输出。但由于高位具有较大的电容值，RC时间常数较大，过短的比较时间会导致高位信号建立不完整，大大降低模数转换器的精度。

发明内容

为了解决现有技术中存在的不足，本发明提出了一种新型的时序控制电路，延长高位的置位比较时间，从而保证模拟电压可以建立到更精确的电压值，得到正确的比较结果。

本发明提供了一种适用于高速模数转换器的时序控制电路，包括，判断逻辑单元、置位控制逻辑单元、高位判断逻辑单元、可编程延迟单元，其特征在于，

所述判断逻辑单元，其接收比较输出信号，并判断比较输出信号是否有效；

所述置位控制逻辑单元，其接受所述判断逻辑单元控制进行逻辑置位；

所述高位判断逻辑单元，其接收来自所述置位控制逻辑单元的判断电平，控制所述可编程延迟单元的延迟时间；

所述可编程延迟单元，其接收所述高位判断逻辑单元发出的控制信号、所述判断逻辑单元的判断结果信号和静态控制信号，输出比较时钟。

进一步地，所述判断逻辑单元，其根据对比较输出信号的有效性判断结果，控制置位控制逻辑单元的逻辑置位。

进一步地，所述置位控制逻辑单元，包括，从高位至低位的多个置位控制逻辑模块；所述多个置位控制逻辑模块接受所述判断逻辑单元控制对高位至低位进行置位，并将判断电平分别发送给所述高位判断逻辑单元。

进一步地，所述高位判断逻辑单元，其根据来自不同置位控制逻辑模块的判断电平，动态控制可编程延迟单元的延迟时间。

本发明提供了一种高速模数转换器，其特征在于，所述高速模数转换器，包括上述适用于高速模数转换器的时序控制电路。

本发明的时序控制电路可以自动延长高位置位时间，即置位电压的建立时间，保证置位电压的精度，提高模数转换器的线性度。