[发明专利]一种带广播结构的内建自测试结构

说明书

本发明一种带广播结构的内建自测试结构，其目的是解决半导体器件特征尺寸小、集成电路集成度和复杂度高导致的芯片测试功耗高，面积开销和测试数据量大等问题。首先，该方法通过一个异或网络将线性反馈移位寄存器结构和Johnson计数器相结合，产生具有多维单输入跳变(MSIC)特性的测试向量；然后，通过复用测试生成结构，广播电路将测试向量扩展为能够填充更多扫描链的基于广播的多维单输入跳变(BMSIC)测试图形，从而减小了测试图形生成电路的面积开销；最后，以ISCAS’89系列中较大的五款电路为对象实验，结果表明，与MSIC测试生成电路相比，BMSIC测试图形生成方法可在确保低功耗高故障覆盖率基础上，减小50％左右的电路面积开销。

技术领域

本发明属于芯片测试技术领域，具体涉及一种带广播结构的低成本内建自测试结构。

背景技术

作为电子信息领域的核心，集成电路自诞生就引起了人们的重视并取得了迅速的发展，甚至已成为标志一个国家科学技术的关键点。近几十年，集成电路发展紧跟摩尔定律，特征尺寸不断缩小，集成度持续增大，复杂度越来越高。在特征尺寸上，英特尔在2007、2009和2011年分别进入45nm、32nm和22nm工艺节点，2014年英特尔、三星等公司已实现14nm制程，如今，许多公司已在10nm制程上取得了重大突破，甚至IBM已公布其在7nm制程上取得了重大进展；在集成度上，2000年奔腾4Willamette其晶体管数量约4200万，如今第五代酷睿移动处理器所集成的晶体管数量高达19亿个；在复杂度上，已进入More摩尔时代，通过集成IP(Intellectual Property)核，系统级芯片SOC(System-on-a-Chip)的功能更加强大，结构越来越复杂，涉及音频、视频、无线等模块日益完善。集成电路测试是保证成品芯片正确性和可靠性的重要手段，只有经过完善测试的芯片才能够交付市场，虽然集成电路产业取得了可喜的发展，但这对集成电路的测试提出了诸多挑战，传统的故障模型和测试方法已难以应对。

用纳米技术实现的超大规模数字集成电路，门数目与缺陷类型均持续增加，这导致测试数据量越来越大，但芯片的I/O数目、自动测试设备(ATE)的通道数目、数据存储容量和工作速度有限，导致测试时间也越来越长，测试成本变得非常昂贵甚至不可接受。另一个重要问题是测试功耗，被测电路(Circuit Under Test，CUT)测试时的平均功耗和峰值功耗是正常工作时的2～4倍[1]，这会导致晶体管的温度升高，使器件在测试期间被烧坏，从而引入非制造和设计导致的故障，降低产品的良率；过高的功耗也将增加封装成本，，这对器件的可靠性和测试质量及其封装提出了更高的要求，且从能源角度看，高功耗势必会造成能量的大量损耗。因此，需要寻找一种能兼顾低功耗、低成本的测试图形生成方法。

内建自测试(BIST)方法从根本上解决了自动测试仪测试数据量的存储问题，降低了测试成本，然而，由于电路规模的增大，传统的BIST技术多是基于线性反馈移位寄存器(Linear Feedback Shift Register，LFSR)所生成的伪随机测试图形(Test Pattern)在测试期间会导致很大的测试功耗，并且由于电路复杂度的提高，出现抗伪随机故障的概率增大，致使其生成的测试图形难以获得满意的故障覆盖率(Fault Coverage)，而低功耗技术和提高故障覆盖率技术的引入使得测试图形生成(Test Pattern Genaration，TPG)器的面积开销增大，导致整个 BIST结构面积过大，甚至成为新的瓶颈。因此，低功耗、低成本测试已成为研究和应用的热点。

发明内容

本发明提出了一种带广播结构的低成本内建自测试结构，其目的是解决半导体器件特征尺寸小、集成电路集成度和复杂度高导致的芯片测试功耗高，面积开销和测试数据量大等问题，在兼顾低功耗和较为满意故障覆盖率基础上，减少面积开销。

为达到上述目的，本发明采用如下技术方案来实现的：

一种带广播结构的低成本内建自测试结构，包括时钟控制模块、原始扫描链生成模块和广播模块；其中，