[发明专利]防止外围电路受损的方法及结构

说明书

本发明公开了一种防止外围电路受损的方法及结构，属于半导体技术领域。所述方法包括：提供已形成外围电路的衬底；在外围电路上形成第一保护层，并形成覆盖第一保护层及部分衬底上表面的隔离层；去除部分隔离层，露出所述部分衬底上表面；在剩余的隔离层及所述部分衬底上表面上形成第二保护层；刻蚀第二保护层，形成保护垫。本发明中，通过形成保护垫，有效地避免了三维存储器形成过程中产生的氢离子和氧离子对靠近存储阵列的外围器件的损坏，从而保持了外围器件良好的性能，进而确保了三维存储器成品的良率。

技术领域

本发明涉及半导体技术领域，尤其涉及一种防止外围电路受损的方法及结构。

背景技术

三维存储器是一种基于平面存储器的新型产品，其主要特色是将平面结构转换为立体结构，来大大节省晶片面积，其主要包括外围电路(Periphery)和存储阵列(Core)两部分。现有的三维存储器的形成过程如图1至图4所示，通常包括：1)在衬底的外围区上形成外围电路，并在外围电路上沉积氮化硅(SiN)形成保护层；2)在保护层上进行氧化物填充并进行化学机械研磨(CMP)处理形成隔离层；3)在衬底的核心区上形成存储阵列；4)形成覆盖隔离层、部分衬底的上表面以及存储阵列的氧化物层；5)进行退火处理(Anneal Process)。其中，在步骤3)形成存储阵列的过程中应用到大量的氨气(NH3)、氧气(O₂)、硅烷(CH₄)等气体，其在高温的作用下，会产生大量的氢离子(H⁺)和氧离子(O^2-)，因而在步骤5)中，产生的氢离子和氧离子会扩散到外围电路并侵入氮化硅保护层，如图5所示，从而对靠近存储阵列的外围电路器件的性能造成不良影响，例如器件漏电、关闭电流(Ioff)变大等，进而会影响三维存储成品的良率。

发明内容

为解决现有技术的不足，本发明提供一种防止外围电路受损的方法及结构。

一方面，本发明提供一种防止外围电路受损的方法，包括：

提供已形成外围电路的衬底；

在所述外围电路上形成第一保护层，并形成覆盖所述第一保护层及部分衬底上表面的隔离层；

去除部分隔离，露出所述部分衬底上表面；在剩余的隔离层及所述部分衬底上表面上形成第二保护层；

刻蚀所述第二保护层，形成保护垫。

可选地，采用化学气相沉积法在所述外围电路上沉积氮化硅，形成第一保护层。

可选地，采用高密度等离子体化学气相沉积法在所述第一保护层及部分衬底上表面上沉积二氧化硅并进行平坦化处理，形成隔离层。

可选地，采用干法刻蚀工艺去除部分隔离层，形成隔离层倾斜的侧壁，并露出所述部分衬底上表面。

可选地，采用炉管化学气相沉积法在剩余的隔离层及所述部分衬底上表面上沉积氮化硅或者其他高选择性薄膜，形成第二保护层。

可选地，所述第二保护层的厚度大于30纳米。

可选地，所述刻蚀所述第二保护层，形成保护垫，具体包括：

在所述第二保护层上旋涂光刻胶形成光阻层；

以所述光阻层为掩膜刻蚀所述第二保护层至露出部分衬底上表面，并去除所述光阻层后，形成保护垫。

另一方面，本发明公开了一种防止外围电路受损的结构，包括：

已形成外围电路的衬底；

形成于所述外围电路上的第一保护层，形成于所述第一保护层上的隔离层；

形成于所述隔离层上的保护垫。

可选地，所述隔离层含有倾斜的侧壁；