[发明专利]一种新的闪存存储单元

说明书

本发明提供了一种新的闪存存储单元，包括硅衬底、导体、绝缘层和导线，其中，硅衬底分为P掺杂区、第一N掺杂区和第二N掺杂区；导体分为第一导体和第二导体，第二导体位于第一导体之上，第一导体嵌入在第一N掺杂区和第二N掺杂区之间，并在P掺杂区的上面，并被绝缘层包围；导线分为第一、第二和第三导线，第一导线与第一N掺杂区相连接，第二导线与第二导体相连接，第三导线与第二N掺杂区相连接；由于闪存存储单元在编程的擦和写过程中，电子分别通过不同区域氧化层的方案，所获得的有益效果是，减少了氧化层陷阱电荷产生的概率，提高可靠性。

技术领域

本发明涉及半导体技术领域，尤其涉及一种新的闪存存储单元。

背景技术

现有NOR型和NAND型闪存（Flash）的擦写是通过对控制栅(Control Gate, CG）加高电压实现的，如图1所示，为现有的闪存存储单元正面剖视图。在闪存存储单元的写过程中，控制栅101（Control Gate，CG）上加正电压，源极105和漏极106之间加正偏压形成沟道，这样，电子通过隧穿氧化层103（Tunneling Oxide）进入浮栅102（Floating Gate，FG）中，完成写过程；闪存的擦过程，则相反，首先在控制栅101上加负压，然后，电子通过隧穿氧化层103，进入硅衬底中，完成擦操作。

当电子通过隧穿氧化层时，部分电子会陷入氧化层中，形成氧化层陷阱电荷，造成擦写速度变慢，擦写不彻底等（擦完后开启电压变大，写完后开启电压变小）问题，进而出现闪存可靠性问题。

对于NOR型或者NAND型的闪存，擦和写电子过程，都通过同一区域的隧穿氧化层，因而，氧化层中更容易形成电子陷阱。

发明内容

针对上述现有技术中存在的不足，本发明的目的是，提供一种新的闪存存储单元，通过改变外接电压，实现对闪存存储单元的擦、写、读操作，提高闪存的稳定性和可靠性。

为了达到上述技术目的，本发明所采用的技术方案是：

一种新的闪存存储单元，包括硅衬底、导体、绝缘层和导线，其特征在于，硅衬底分为P掺杂区、第一N掺杂区和第二N掺杂区，第一N掺杂区和第二N掺杂区的下边界低于P掺杂区的上边界；导体分为第一导体和第二导体，第二导体位于第一导体之上，第一导体嵌入在第一N掺杂区和第二N掺杂区之间，并在P掺杂区的上面，并被绝缘层包围；导线分为第一导线、第二导线和第三导线，第一导线与第一N掺杂区相连接，第二导线与第二导体相连接，第三导线与第二N掺杂区相连接；

写过程中，第二导线加正电压，第一导线接地，第三导线加正偏压，使第一导体下方的P掺杂区有电子流过，在正电压作用下，部分电子通过绝缘层，进入到第一导体内，实现写过程；

擦过程中，第一导线、第二导线、第三导线均加正电压，第一导体中的电子通过第一N掺杂区、第二N掺杂区和第二导体被导出，实现擦过程；

读过程中，第一导线接地，第二导线与第三导线加正电压，通过量测第一导线与第三导线之间的电流来判断闪存存储单元的存储状态，具体如下：如果闪存存储单元为写入后状态，即第一导体所在区域存在过量电子，则P掺杂区无法形成N型导电沟道，被P掺杂区隔开的第一N掺杂区和第二N掺杂区之间无法导通，则第一导线与第三导线之间的电流很小；如果闪存存储单元为擦除后状态，即第一导体所在区域的过量电子被导出，则P掺杂区在第二导线的正电压作用下形成N型导电沟道，第一N掺杂区和第二N掺杂区导通，第一导线与第三导线之间电流则较大。

优选地，所述写过程中，第三导线接地，第一导线加正偏压（推荐0.1~5V），使第一导体下方的区域有电子流过，在正电压作用下，部分电子通过绝缘层，进入到第一导体内，实现写过程。