[发明专利]静态随机存取存储器件

说明书

本发明的实施例提供了一种包括静态随机存取存储(SRAM)器件的半导体器件，包括：第一SRAM阵列，包括布置为矩阵的第一多个位单元；第二SRAM阵列，包括布置为矩阵的第二多个位单元；以及多个邻接的伪单元，设置在第一SRAM阵列与第二SRAM阵列之间。多个邻接的伪单元中的每一个都包括多个伪栅电极层和多个伪接触件。半导体器件还包括从第一SRAM阵列连续延伸至第二SRAM阵列的第一类阱。第一类阱与多个伪接触件的部分直接接触。

技术领域

本发明的实施例涉及半导体器件，更具体地，涉及静态随机存取存储(SRAM)器件。

背景技术

SRAM阵列(或宏)通常使用围绕存储数据的位单元的阵列的边缘/带单元，与没有边缘/带单元的SRAM阵列相比，使得SRAM阵列的最外部位单元可以具有与其内部位单元类似的环境，由此不管SRAM阵列中的位单元的位置如何，都创建位单元的更统一的操作。形成存储器件的SRAM阵列通常需要邻近的SRAM阵列之间的保留区域，以将邻近的SRAM阵列彼此分离以用于集成目的。保留区域也可以用于设计规则检查目的。如果在两个直接邻近的SRAM阵列之间没有形成保留区域或者没有形成足够的保留区域，则SRAM阵列可能会违反设计规则或具有工艺裕度问题。另一方面，如果保留区域占据相对较大的面积，则保留区域可能消耗整个空间中可用于制造存储器件的很大部分，并且因此将限制缩放能力。

发明内容

根据本发明的一个方面，提供了一种包括静态随机存取存储(SRAM)器件的半导体器件，包括：第一SRAM阵列，包括布置为矩阵的第一多个位单元；第二SRAM阵列，包括布置为矩阵的第二多个位单元；以及多个邻接的伪单元，设置在所述第一SRAM阵列与所述第二SRAM阵列之间，其中：所述多个邻接的伪单元中的每一个都包括：多个伪栅电极层；和多个伪接触件，并且所述半导体器件还包括从所述第一SRAM阵列连续延伸至所述第二SRAM阵列的第一类阱，所述第一类阱与所述多个伪接触件的部分直接接触。

根据本发明的另一个方面，提供了一种存储器件，包括：第一外围电路和第二外围电路；包括第一多个位单元的第一阵列和包括第二多个位单元的第二阵列，所述第一阵列和所述第二阵列设置在所述第一外围电路与所述第二外围电路之间，其中，所述第一多个位单元的位线电连接至所述第一外围电路，并且所述第二多个位单元的位线电连接至所述第二外围电路；以及多个邻接的伪单元，设置在所述第一阵列与所述第二阵列之间，其中：所述多个邻接的伪单元包括：多个伪栅电极层；多个伪接触件；和第一类阱，物理连接至形成在所述第一阵列中的第一类阱和形成在所述第二阵列中的第一类阱，并且与所述多个伪接触件的部分直接接触，并且所述多个伪栅电极层以及所述第一多个位单元和所述第二多个位单元的栅电极由相同的材料形成，并且所述多个伪接触件以及所述第一多个位单元和所述第二多个位单元的接触件由相同的材料形成。

根据本发明的又一个方面，提供了一种存储器件，包括：第一多个位单元，连续布置在列方向上；以及第二多个位单元，连续布置在所述列方向上并且在所述列方向上与所述第一多个位单元对准，其中：所述第一多个位单元和所述第二多个位单元通过包括一个或多个伪栅电极层和一个或多个伪接触件的邻接的伪单元彼此间隔开，并且所述一个或多个伪栅电极层和每一个位单元中的栅电极层由相同的材料形成并且形成在同一层级上，并且所述一个或多个伪接触件和每一个位单元中的接触件由相同的材料形成并且形成在同一层级上，所述存储器件还包括在位于所述伪栅电极层的层级上面的层级上设置的金属层，所述金属层电连接至每一个位单元的栅电极层并且与所述邻接的伪单元的所述一个或多个伪栅电极层电隔离。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1示出静态随机存取存储器(SRAM)的示例性电路图。

图2示出电路图在图1中示出的SRAM单元的示例性简化布局。