[发明专利]一种半导体器件的制造方法

说明书

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底中的源漏区形成有沟槽；由表征所述所述沟槽纵向尺寸的纵向参数和表征所述沟槽横向尺寸的横向参数拟合出新的参数，所述新的参数与所述半导体器件的ISAT之间具有相关性；向所述沟槽内填充应力层，在所述填充的步骤中，根据所述新的参数控制所述应力层的过填充高度。本发明提供的半导体器件的制造方法，通过控制应力层的过填充高度而补偿了应力层的纵向尺寸和横向尺寸对半导体器件的影响，从而提高了半导体器件的一致性。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体工艺制程的节点达到28nm及以下时，氮氧化硅或氧化硅介质层/多晶硅栅结构的晶圆间差距达到3.5％，这严重限制了收益窗口(yield window),线上的控制也比较困难。

嵌入式锗硅源漏技术(embedded SiGe，eSiGe)是一种用来提高PMOS性能的应变硅技术。其原理是通过在衬底上刻蚀出凹槽作为源漏区，在凹槽中选择性地外延生长SiGe层，利用SiGe晶格常数与Si不匹配，使沿沟道方向的Si受到压缩产生压应力，从而提高了沟道Si中的空穴迁移率，从而提高晶体管的电流驱动能力，是45nm及以下技术代高性能工艺中的核心技术。

SiGe轮廓对PMOS的一致性有重要的影响。其中，SiGe轮廓的沟槽深度，尖端接近度以及过填充高度都与PMOS的一致性(uniformity)有很强的相关性。然而，现有的形成SiGe的方法已不能满足器件一致性的需求。

因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：

提供半导体衬底，所述半导体衬底中的源漏区形成有沟槽；

由表征所述所述沟槽纵向尺寸的纵向参数和表征所述沟槽横向尺寸的横向参数拟合出新的参数，所述新的参数与所述半导体器件的ISAT之间具有相关性；

向所述沟槽内填充应力层，在所述填充的步骤中，根据所述新的参数控制所述应力层的过填充高度。

示例性地，所述沟槽为∑状沟槽。

示例性地，所述纵向参数为所述沟槽的深度，所述横向参数为所述沟槽的尖端接近度。

示例性地，所述拟合采用的方法为多元线性拟合。

示例性地，所述新的参数与所述半导体器件的ISAT呈正相关，当所述新的参数增加时，控制所述应力层的过填充的高度增加；当所述新的参数减小时，控制所述应力层的过填充的高度减小。

示例性地，所述新的参数对于所述半导体器件的ISAT的斜率为1，所述新的参数每变化一定数值，就控制所述应力层的过填充的高度变化相同数值。

示例性地，所述沟槽形成于所述半导体衬底的PMOS区域中，所述应力层为SiGe层。

示例性地，采用APC技术实现所述控制。

示例性地，其特征在于，所述应力层的形成方法为沉积工艺。

示例性地，通过控制所述沉积的时间来控制所述过填充的高度。

本发明提供的半导体器件的制造方法，通过控制应力层的过填充高度而补偿了应力层的纵向尺寸和横向尺寸对半导体器件的影响，从而提高了半导体器件的一致性。