[发明专利]低电阻低泄漏器件

说明书

公开了一种异质结半导体器件。异质结半导体器件包括衬底和设置在衬底上的多层结构。多层结构包括：包括第一半导体的第一层，其设置在衬底之上；以及包括第二半导体的第二层，其设置在第一层之上，以定义第一层与第二层之间的界面。第二半导体不同于第一半导体，以使得二维电子气在邻近界面处形成。所述器件还包括：第一端子，其电耦接到第一层与第二层之间的界面的第一区域；以及第二端子，其电耦接到第一层与第二层之间的界面的第二区域。所述器件还包括导电沟道，其包括位于底部和侧壁的注入区域。导电沟道填充有金属且导电沟道连接第二端子和第一层的区域，以使得电荷可在第二端子和第一层之间流动。

技术领域

本发明涉及半导体技术领域，具体涉及一种低电阻低泄漏半导体器件。

背景技术

近年来，由于具有很高潜力替代用于高电压(HV)器件应用的Si器件或SiC器件，基于III-氮化物(氮化镓(GaN)或氮化铝镓(AlGaN)等)的高迁移率晶体管(HEMT)和肖特基二极管已经受到了很多关注。HEMT和二极管都存在动态(例如,开关、脉冲、RF)条件下的导通电阻(R_on)显著高于DC条件下的导通电阻的问题。

发明内容

提供本概述是为了以简化的形式介绍构思的选择，所述构思将在下面的具体实施方式中进一步描述。本概述不旨在确定所要求保护的主题的关键特征或基本特征，也不旨在用于限制所要求保护的主题的范围。

在一个实施例中，公开了一种异质结半导体器件。所述异质结半导体器件包括衬底和设置在衬底上的多层结构。所述多层结构包括：包括第一半导体的第一层，其设置在所述衬底顶部；包括第二半导体的第二层，其设置在所述第一层顶部，以定义所述第一层和所述第二层之间的界面，所述第二半导体与所述第一半导体不同，以使得二维电子气(2DEG)在邻近所述界面处形成；第一端子，其电耦接到所述第一层与所述第二层之间的界面的第一区域；第二端子，其电耦接到所述第一层与所述第二层之间的界面的第二区域；以及导电沟道，其中，所述导电沟道连接所述第二端子和所述第一层的区域，以使得电荷可以在所述第二端子和所述第一层之间流动(例如，使得电荷可以从所述第一层流入所述第二端子)。

所述导电沟道包括位于底部和侧壁的注入区域，其中所述导电沟道填充有金属且所述导电沟道连接所述第二端子和所述第一层的区域，使得电荷可以在所述第二端子和所述第一层之间流动。所述注入区域可以在用所述金属填充所述导电通道之前进行热退火。针对p型氮化镓(GaN)层可使用诸如Mg、Cr、Zn等的元素进行离子注入，并且针对n型氮化镓层可使用诸如Si、Be、He等的元素进行离子注入。例如，所述第一层的更高缺陷密度区域可包括位于所述第二端子下方的区域，并具有比所述第一层的其余部分更高的缺陷密度。所述第一层的更高缺陷密度区域可包括位于所述第二端子下方的区域，并具有比所述第一层的位于所述第一端子下方的区域更高的缺陷密度。所述第一层的更高缺陷密度区域可包括所述第二端子下方的区域，并具有比所述第一端子和所述第二端子之间的区域更高的缺陷密度。缺陷带来了在强电场影响下电荷载流子可经由其传播(所谓的跃迁)的阱(trap)(即，处于材料的带隙中的状态)。

所述导电沟道可具有比所述第一层更高的导电率。所述导电沟道可具有与所述第二端子相同或不同的导电率。

所述导电沟道可在所述第二端子的区域内位于所述第二端子下方。也就是说，当从上方观察时，所述导电沟道将在所述第二端子的占用空间(footprint)内。

在本说明书中使用的与相对方位或位置相关的描述语(诸如“后”、“前”、“顶”、“底”、“侧”以及任何相关的形容词或副词的衍生词)均用于表达附图所示的半导体器件的指向。然而，这样的描述语并不旨在以任何方式限制所描述或所要求保护的发明的预期用途。