[发明专利]一种共源极钨墙与钨栅极之间高质量间隙层的3DNAND制备方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存栅极线隔离结构成形的工艺。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，具有三维(3D)结构的存储器件今年来的研究逐渐升温，通过将存储器单元三维地布置在衬底之上来提高集成密度。

3D NAND存储器是一种存储单元三维堆叠的闪存器件，主要为垂直沟道外设置水平堆叠金属栅层，金属栅层通常为W栅极(W gate)。在三维堆叠结构中设置沟道槽，槽中填充钨(W)金属作为共源极(array common source，ACS)钨(W)墙，钨(W)墙与堆叠结构中钨(W)栅极之间沉积填充氧化物作为间隙层(spacer)。

参考图1a-1c，现有技术中，上述结构的制备工艺如下：

S1，参考图1a，提供一具有沟道槽1衬底堆叠结构，进行栅极线层狭缝(GLS)中钨(W)2的湿法刻蚀；

S2，参考图1b，第一次栅极线间隙层氧化物和第二次栅极线间隙层氧化物3的沉积，并回刻蚀第一次栅极线间隙层氧化物和第二次栅极线间隙层氧化物3；

S3，参考图1c，在沟道槽1中进行TI/TIN的离子注入(IMP)沉积，然后进行共源极钨墙4的沉积，最后通过化学机械研磨使得共源极钨墙4表面平坦。

然而，上述现有技术中，由于均采用低温氧化物(LTO)作为间隙层，而低温氧化物的沉积质量较差，致密度低，导致钨(W)栅极与共源极(ACS)钨之间的击穿电压低，导致器件的电气性能较差。

因此，如何改进上述结构的制备工艺，提高钨(W)栅极与共源极(ACS)钨之间的击穿电压，提高器件的性能是本领域技术人员所致力研究的方向。

发明内容

针对现有技术中的上述缺陷，本发明的目的在于提供一种共源极钨墙与钨栅极之间高质量间隙层的3D NAND制备方法，所述方法通过改进间隙层的沉积填充方式，进而改进隔离性能，从而提高击穿电压。

为了实现上述目的，本发明采用的技术方案如下：

一种共源极钨墙与钨栅极之间高质量间隙层的3D NAND制备方法，所述方法包括如下步骤：

提供一具有沟道槽的衬底堆叠结构；

栅极线层狭缝(GLS)中钨(W)的湿法刻蚀

在沟道槽中形成间隙层结构，具体的，所述间隙层为ONO结构，通过如下工艺形成：先进行第一次栅极线间隙层(GLSP)氧化物沉积；然后进行栅极线间隙层(GLSP)氮化硅沉积；再进行第二次栅极线间隙层氧化物沉积；

间隙层ONO结构回刻蚀；

在沟道槽填充沉积共源极(ACS)钨(W)墙；

共源极(ACS)钨(W)墙的表面平坦化。

进一步，所述衬底堆叠结构，具体为，在衬底表面形成有多层交错堆叠的层间氧化硅介质层及钨栅极层，所述钨栅极层形成于相邻的层间氧化硅介质层之间；所述堆叠结构中还包括沟道孔及沟道孔中的侧壁堆叠结构和填充插塞。

进一步，所述第一次栅极线间隙层(GLSP)氧化物为低温氧化物，采用原子层沉积(ALD)工艺沉积，所述第一次栅极线间隙层氧化物填充塞挡在钨栅极在沟道槽中端头处防止钨(W)的氧化。

进一步，第二次栅极线间隙层(GLSP)氧化物为低温氧化物或高温氧化物，采用原子层沉积(ALD)工艺沉积。

进一步，所述间隙层ONO结构回刻蚀为将衬底堆叠结构上面沉积的间隙层ONO结构刻蚀去除，并通过回刻蚀对沟道槽中的第二次栅极线间隙层氧化物进行塑形。

进一步，第一次栅极线间隙层和第二次栅极线间隙层的回刻蚀后，在沟道槽填充沉积共源极(ACS)钨(W)墙前，还包括在沟道槽中沉积阻挡层的步骤。

进一步，所述阻挡层为钛与氮化钛(Ti/TiN)复合结构。

进一步，所述表面平坦化为采用化学机械研磨工艺(CMP)。

与现有技术相比，本发明的有益效果主要体现在：

本发明在第一次栅极线间隙层氧化物和第二次栅极线间隙层氧化物之间沉积氮化硅(SiN)间隙层，由于氮化硅(SiN)具有比氧化硅更高的介电常数(k)，因此，在两层间隙层氧化物之间增加氮化硅间隙层形成三明治结构可以有效的提高EOT以及薄膜质量，因此会提高所制备的3D NAND的共源极钨墙与钨栅极之间的击穿电压，提高器件的电气性能。

附图说明