[发明专利]利用经掩码的全寄存器访问实现部分寄存器访问的处理器、方法和系统

权利要求书

1.一种处理器，包括：

多个打包数据寄存器；

多个掩码寄存器；

解码单元，用于解码打包数据指令，所述打包数据指令用于指示第一较窄的源打包数据操作数和第二较窄的源打包数据操作数；以及

执行单元，与所述解码单元耦合，与所述多个打包数据寄存器耦合，并且与所述多个掩码寄存器耦合，所述执行单元用于利用第一较宽的源打包数据操作数、第二较宽的源打包数据操作数和掩码操作数将所述打包数据指令执行为经掩码的打包数据操作，所述第一较宽的源打包数据操作数具有与所述第一较窄的源打包数据操作数的每个数据元素不同的对应数据元素以及多个附加数据元素，所述第二较宽的源打包数据操作数具有与所述第二较窄的源打包数据操作数的每个数据元素不同的对应数据元素以及多个附加数据元素，所述掩码操作数包括与所述第一和第二较宽的源打包数据操作数的每个对应的数据元素对不同的对应掩码元素，其中所述掩码操作数中对应于所述第一和第二较宽的源打包数据操作数中包括所述第一较宽的源打包数据操作数的所述多个附加数据元素的数据元素对的所有掩码元素会被掩码掉。

2.如权利要求1所述的处理器，其特征在于，所述打包数据指令用于指示较窄的掩码操作数，并且其中用于所述经掩码的打包数据操作的所述掩码操作数比所述较窄的掩码操作数宽。

3.如权利要求1所述的处理器，其特征在于，所述打包数据指令用于指示具有比用于执行所述经掩码的打包数据操作的所述掩码操作数少的掩码元素的掩码操作数。

4.如权利要求1所述的处理器，其特征在于，所述执行单元用于存储打包数据结果，其中与被掩码掉的掩码元素对应的每个结果数据元素的值不变，并且其中与未被掩码的掩码元素对应的每个结果数据元素的值由所述经掩码的打包数据操作更新。

5.如权利要求1至4中的任一项所述的处理器，其特征在于，所述第一较宽的源打包数据操作数包括512位，并且所述第一较窄的源打包数据操作数包括少于512位。

6.如权利要求1至4中的任一项所述的处理器，其特征在于，所述经掩码的打包数据操作是经掩码的打包乘法操作。

7.如权利要求1至4中的任一项所述的处理器，其特征在于，所述经掩码的打包数据操作是经掩码的打包加法操作。

8.如权利要求1至4中的任一项所述的处理器，其特征在于，所述解码单元和所述执行单元被包括在无序核中，并且其中所述无序核包括重新排序缓冲器(ROB)。

9.如权利要求1至4中的任一项所述的处理器，其特征在于，所述处理器是精简指令集合计算(RISC)处理器。

10.一种系统，包括：

集成存储器控制器单元；以及

处理器核，耦合到所述集成存储器控制器单元，所述处理器核包括：

多个打包数据寄存器；

多个掩码寄存器；

解码单元，用于解码打包数据指令，所述打包数据指令用于指示第一较窄的源打包数据操作数和第二较窄的源打包数据操作数；以及

执行单元，与所述解码单元耦合，与所述多个打包数据寄存器耦合，并且与所述多个掩码寄存器耦合，所述执行单元用于利用第一较宽的源打包数据操作数、第二较宽的源打包数据操作数和掩码操作数将所述打包数据指令执行为经掩码的打包数据操作，所述第一较宽的源打包数据操作数具有与所述第一较窄的源打包数据操作数的每个数据元素不同的对应数据元素以及多个附加数据元素，所述第二较宽的源打包数据操作数具有与所述第二较窄的源打包数据操作数的每个数据元素不同的对应数据元素以及多个附加数据元素，所述掩码操作数包括与所述第一和第二较宽的源打包数据操作数的每个对应的数据元素对不同的对应掩码元素，其中所述掩码操作数中对应于所述第一和第二较宽的源打包数据操作数中包括所述第一较宽的源打包数据操作数的所述多个附加数据元素的数据元素对的所有掩码元素会被掩码掉。