[发明专利]非易失性存储器件及其操作方法有效
申请号: | 201711114328.6 | 申请日: | 2017-11-13 |
公开(公告)号: | CN108335715B | 公开(公告)日: | 2021-12-03 |
发明(设计)人: | 权正贤;赵上球;李圣恩 | 申请(专利权)人: | 爱思开海力士有限公司 |
主分类号: | G11C16/10 | 分类号: | G11C16/10;G11C16/26;G11C16/34 |
代理公司: | 北京弘权知识产权代理有限公司 11363 | 代理人: | 郭放;许伟群 |
地址: | 韩国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 非易失性存储器 及其 操作方法 | ||
1.一种存储器件,其包括:
存储单元阵列,其具有多个存储单元;以及
控制器,其包括比较器,并被配置为响应于用于与写入数据的地址相对应的存储单元的写入操作的写入命令而读取之前数据,以及,
读取/写入电路,被配置为将写入数据写入在与所述写入数据的地址相对应的存储单元中,
其中,比较器比较写入数据与读取的之前数据,以检查写入数据中与读取的之前数据中的相应位不同的位,并生成确定出在写入数据中的与读取的之前数据不同的特定位的检查结果,
其中,读取/写入电路只将写入数据的所述特定位写入与所述写入数据的地址相对应的存储单元中,以及,
其中,控制器在从写入操作请求起的预设时间之后,将所述检查结果输出到外部的主机。
2.根据权利要求1所述的存储器件,其中,当存储器件响应于所述写入命令而执行所述写入操作时,控制器在从所述写入命令的输入起的与写入数据的突发长度和存储器件的写入延时相对应的时间之后,将检查结果输出到主机。
3.根据权利要求1所述的存储器件,其中,控制器对写入数据和读取的之前数据执行异或运算,并且通过存储器件的数据输入/输出引脚输出异或运算的结果作为检查结果。
4.根据权利要求3所述的存储器件,还包括:
所述读取/写入电路,其被配置为根据控制器的控制,基于异或运算的结果将写入数据的特定位写入存储单元阵列。
5.根据权利要求1所述的存储器件,其中,控制器对写入数据的特定位的数量进行计数,并且通过存储器件的数据输入/输出引脚,以与计数数量相对应的带宽将预设水平的数据作为检查结果输出。
6.根据权利要求1所述的存储器件,其中:
控制器对写入数据的特定位的数量进行计数;以及
当计数数量等于或大于阈值时,控制器将检测信号使能,并且通过存储器件的预设引脚将检测信号作为检查结果输出。
7.一种存储器件,其包括:
存储单元阵列,其具有多个存储单元;
控制器,其被配置为读取与写入数据的地址相对应的存储单元的之前数据,并检查写入数据中的与读取的之前数据中相应位不同的位,并基于确定出在所述写入数据中的与读取的之前数据不同的特定位的检查结果来调制写入数据;以及
读取/写入电路,其被配置为根据检查结果,将调制数据写入相对应的存储单元,
其中,控制器在从写入操作请求起的预设时间之后,将检查结果输出到外部的主机。
8.根据权利要求7所述的存储器件,其中,所述控制器包括:
比较器,其被配置为对写入数据和读取数据执行异或运算,并且当读取的之前数据和写入数据的相应位彼此相等时,输出由具有第一逻辑值的多个位组成的检测信息,以及当读取的之前数据和写入数据的相应位彼此不同时,输出由具有第二逻辑值的多个位组成的检测信息;以及
转换器,其被配置为通过基于检测信息将写入数据反相/非反相,来产生调制数据。
9.根据权利要求8所述的存储器件,其中:
在所述检测信息的多个位中,当具有第一逻辑值的位数等于或大于具有第二逻辑值的位数时,
转换器不将写入数据反相,并且输出非反相数据作为调制数据;以及
读取/写入电路将与具有第二逻辑值的位相对应的调制数据的位写入相应的存储单元。
10.根据权利要求8所述的存储器件,其中:
在所述检测信息的多个位中,当具有第一逻辑值的位数少于具有第二逻辑值的位数时,
转换器将写入数据反相,并且在设置标志信息的同时输出反相数据作为调制数据;以及
读取/写入电路将与具有第一逻辑值的位相对应的调制数据的位写入相应的存储单元。
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