[发明专利]串行审核结构的安全处理器

权利要求书

1.一种安全处理器，该安全处理器的内部设置有流水线结构的处理器核心，其特征在于，在核心流水线上的各级之间设置有串行审核逻辑电路；

所述串行审核逻辑电路用于对所述核心流水线上处理的指令进行审核，判定该指令是否进入下一流水级。

2.根据权利要求1所述的安全处理器，其特征在于，所述核心流水线至少包含译码逻辑电路、以及流水级位于所述译码逻辑电路之后的提交逻辑电路；

所述串行审核逻辑电路被配置为串行设置在所述核心流水线上、位于所述译码逻辑电路与所述提交逻辑电路之间。

3.根据权利要求2所述的安全处理器，其特征在于，所述核心流水线上还包括：位于所述译码逻辑电路与所述提交逻辑电路之间的发射逻辑电路；

所述串行审核逻辑电路被配置为串行设置在所述核心流水线上，其输入接口被配置在所述译码逻辑电路的输出接口上，其输出接口被配置在所述发射逻辑电路的输入接口上。

4.根据权利要求2所述的安全处理器，其特征在于，所述核心流水线上还包括：位于所述译码逻辑电路与所述提交逻辑电路之间的发射逻辑电路、执行逻辑电路；其中，所述发射逻辑电路的流水级在所述执行逻辑电路之前；

所述串行审核逻辑电路被配置为串行设置在所述核心流水线上，其输入接口被配置在所述发射逻辑电路的输出接口上，其输出接口被配置在所述执行逻辑电路的输入接口上。

5.根据权利要求2所述的安全处理器，其特征在于，所述核心流水线上还包括：位于所述译码逻辑电路与所述提交逻辑电路之间的执行逻辑电路；

所述串行审核逻辑电路被配置为串行设置在所述核心流水线上，其输入接口被配置在所述执行逻辑电路的输出接口上，其输出接口被配置在所述提交逻辑电路的输入接口上。

6.根据权利要求3-5任一项所述的安全处理器，其特征在于，所述串行审核逻辑电路，具体包括：

指令比对单元，用于利用基准值对输入的指令值进行比对，根据比对结果禁止或允许指令进入下一流水级；

存储单元，用于向所述指令比对单元提供所述基准值。

7.根据权利要求6所述的安全处理器，其特征在于，所述串行审核逻辑电路，还包括：

指令筛选单元，用于指定类型的指令值输出给所述指令比对单元。

8.根据权利要求6所述的安全处理器，其特征在于，所述存储单元预留有提供操作系统写入所述基准值的软件接口。

9.根据权利要求4所述的安全处理器，其特征在于，所述存储单元为处理器缓存或寄存器集合。

10.根据权利要求4所述的安全处理器，其特征在于，所述指令值为以下之一或任意组合：源地址、操作数、操作码。

11.一种计算设备，其特征在于，该计算设备被配置有如权利要求1所述的安全处理器。