[发明专利]一种基于交叉点阵列的阻变存储器的写入方法

说明书

本发明公开了一种基于交叉点阵列的阻变存储器的写入方法，属于信息存储领域。本发明方法通过动态地选择最短的电压降路径来提升有效电压，降低写入延迟；通过一种区域划分方式来缩小各个区域内的写入延迟差异，以减小各个区域的写入延迟，同时保证了单元级并行度；通过一种编址与寻址方式来在物理地址和单元位置之间建立映射，使得写入延迟随着物理地址递增，有利于地址映射、内存分配与编译优化，并提供了一种并行寻址电路系统来加速寻址过程；通过一种特定的电压偏置模式来在既不同行也不同列的单元之间重叠SET和RESET过程，开发了交叉点阵列中的行级并行。本发明方法能够降低阻变存储器的写入延迟，提升写入带宽，减少写入能耗。

技术领域

本发明属于信息存储领域，更具体地，涉及一种基于交叉点阵列的阻变存储器的写入方法。

背景技术

DRAM作为内存已有数十年之久。然而，DRAM的工艺制程降低到十几纳米以后难以进一步缩小，并且其单元访问延迟一直维持在几十纳秒难以进一步降低。此外，DRAM是一种易失性的存储器，其刷新操作带来的能耗开销已经不容忽视。这些问题使得用DRAM构建大容量、低延迟、低能耗的内存变得愈加困难。新兴的非易失存储器的出现给内存的发展带来了希望。其中，阻变存储器(resistive random-access memory，RRAM)由于其较小的单元尺寸(＜10nm)、较长的写耐久性(＞10¹⁰cycles)、较高的开/关阻值比(＞10³)、良好的CMOS工艺兼容性以及3维集成的潜力，有望被用来构建下一代大规模的存储级内存，并替代DRAM。

无源双端的RRAM器件由特定的材料组成(例如，金属氧化物)，它以电阻的形式存储信息。RRAM器件至少具有两个状态：低阻态和高阻态。低阻态代表逻辑1，而高阻态代表逻辑0。从高阻态到低阻态的转变称为置位(SET)，从低阻态到高阻态的转变称为复位(RESET)。RRAM器件的写延迟比其读延迟高。而对于写操作，RESET的延迟比SET的延迟高。RRAM器件的电流-电压特性曲线较高的非线性度有利于交叉点阵列中目标单元的选择。在单选择器-单电阻器结构中，每个RRAM器件都串联一个选择器。具有高非线性度的选择器能进一步地抑制交叉点阵列中的潜行电流，增大写电压窗口，提高能量利用效率。

如图1a所示，交叉点阵列(cross-point array)由两种导线互连而成：字线和位线。RRAM器件夹在顶层和底层导线之间。在单层交叉点阵列中，RRAM单元的面积达到理论最小值4F²，其中F是特征尺寸。对于芯片面积，外围电路所占的部分随着交叉点阵列尺寸的增大而减小。而且，CMOS电路能够被放置在交叉点阵列的下方以进一步减小芯片面积。因此，为了构建高存储密度的内存，采用大规模小尺寸的交叉点阵列是必要的。

如图1b所示，两种电压偏置方案(半偏置和三分之一偏置)能够用于交叉点阵列中目标单元的写入。在半偏置方案中，被选择的字线和位线被偏置于V和0，而其它所有的导线都被偏置于V/2。对于半偏置方案，伏安特性曲线的非线性度定义为RRAM器件在V下的电流和在V/2下的电流的比值。

然而，交叉点阵列中的互连电阻随着技术结点的减小而急剧地增加，导致了导线上的电压降问题(IR drop problem)，并且这种现象在大规模的阵列中尤为明显。互连导线上的电压降导致了交叉点阵列中不均匀的有效电压分布。由于RRAM器件两端的电压和它的状态转变时间成负指数关系，因此在大规模小尺寸的交叉点阵列中，即使是在同一行或同一列上的单元之间的写延迟差异也非常大。交叉点阵列中的写延迟分布与目标单元的位置和阵列中的数据模式有关。当数据模式一定时，离电压源越远的单元其写入延迟越高。为了在内存子系统的性能和实现的复杂度之间取得权衡，这种不同位置的写延迟差异通常以区域为单位暴露给内存控制器。为了保证正确性，每一个区域的访问延迟都由其最慢的单元所决定。因此，传统兼容DRAM的按行进行区域划分、编址和寻址的方案没有充分考虑交叉点阵列中不均匀的写延迟分布。

发明内容