[发明专利]用于测试插入点的方法和装置

说明书

本申请公开了用于测试插入点的方法和装置。描述的示例包括向组合电路提供K位的测试数据(902)的方法。该方法进一步包括使用组合电路生成N位的测试数据，其中N大于K(904)。该方法进一步包括向被测模块提供N位的测试数据(906)。

技术领域

本申请大体涉及电路测试，并且，特别地，涉及用于将测试数据和观察点插入模块的方法和电路。

背景技术

从1985年开始，几家欧洲和北美公司联合在一起组成联合测试行为组织(JTAG)。规定的任务是解决印刷电路板(PCB)制造测试的问题，随着集成电路(IC)变得更小更复杂，其变得更困难。解决方案最终被标准化为IEEE标准1149.1-1990测试访问端口和边界扫描架构，其全部内容特此通过引用并入本文。这个行业标准规定了将所需的测试资源纳入IC。

边界扫描基于在线测试(in-circuit test，ICT)的概念。在边界扫描中，在探针测试技术中置于中间网(mid-net)的物理探针(“钉子”)被边界扫描单元(BSC)替换。这些“虚拟”探针被放置在芯片上的IC输入和IC输出(IC的边界)，并且因此被放置在网络端部。使用边界扫描测试引起两个主要的改进：(1)边界扫描网络不再需要物理访问，以及(2)连续性测试不再受IC复杂性限制。结果是制造测试将缺陷隔离到引脚或网络的目的可通过高度自动测试向量生成(ATPG)来完成。

提供手段以任意地控制和观察这些具有最小的引脚开销的BSC，设计BSC为串联链接，以在两个IC引脚、测试数据输入(TDI)和测试数据输出(TDO)之间形成移位寄存器。还设计了在正常和测试操作模式之间进行选择所需的附加控制结构，用以最小化引脚开销并且使灵活性最大化以处理除了用于PCB制造测试的测试之外的测试模式。测试访问端口(TAP)基于状态机(TAP控制器)，其与测试时钟(TCK，测试逻辑的所有操作都是与其同步的)同步操作，并且在单个测试模式选择(TMS)的控制下。TAP控制器明确规定了控制测试模式的单指令寄存器和由特定指令选择的任意数量的测试数据寄存器(包括边界扫描寄存器)。

TAP和TAP控制器的标准化以及边界扫描架构已经成为跨越IC、测试人员和计算机自动化工程(CAE)工具供应商而受广泛接受的技术的关键。这个结构化的可测试性设计(DFT)技术广泛使用于各种各样的板(board)制造商的所有类型的板设计，甚至那些使用目录IC和现成的测试仪和工具的地方。另外，TAP和TAP控制器的灵活性允许访问构建到芯片、板或系统内的其它测试特性，如芯片上扫描测试或内建自测试(BIST)。

快速集成将更多功能从单独的集成电路放置到一个集成电路或包含多个集成电路的模块上。集成电路和模块已经变得非常复杂。增加的复杂性使得在这种设备的边界处使用扫描的所有功能的全面测试变得困难，如果不是不可能的话。但是，全面测试是必不可少的。例如，对于车载设备，故障可能产生严重的安全后果。在车载设备中，重要的是为静态和动态故障两者实现高的测试覆盖率，同时仍然保持测试成本在控制下以满足严格的安全标准。

但是，包含影响测试的可控性和可观察性的抗随机故障(random resistantfault)的模块的存在要求完全测试挑战。另外，数字分析不能测试随机存取存储器(RAM)或模拟模块。RAM的输入和输出不是确定性的，并且模拟模块具有非数字输入或输出。减轻这些问题的解决方案是使用这些不可测试的模块周围的控制/观察测试点插入，以提高测试的可控性和可观察性。

发明内容

根据本申请的一个示例方面，一种方法包括向组合电路提供K位的测试数据。该方法进一步包括使用组合电路生成N位的测试数据，其中N大于K。该方法进一步包括向被测模块提供N位的测试数据。

附图说明

图1是电路的部分的示意图。

图2是包括可测试性设计(DFT)逻辑的图1中的电路的示意图。

图3是具有内部边界扫描电路系统的电路的示意图。