[发明专利]混合锁相环及其运行方法

说明书

本发明提供了一种混合锁相环(PLL)器件，该混合锁相环(PLL)器件结合了数字控制环路和模拟控制环路的优势。例如，混合PLL包括接收混合PLL的输入参考信号和输出信号并生成数字调节字的数字控制环路。混合PLL还包括接收混合PLL的输入参考信号和输出信号并生成输出电压的模拟控制环路。混合PLL还包括混合振荡器。在混合PLL的频率跟踪运行模式期间，数字控制环路的振荡控制器使用数字调节字控制混合振荡器并禁用模拟控制环路。在混合PLL的相位跟踪运行模式期间，振荡控制器使能模拟控制环路以控制混合振荡器。本发明还提供了一种混合锁相环器件的运行方法。

技术领域

本发明的实施例一般地设计半导体器件，更具体地，涉及锁相环电路。

背景技术

锁相环(PLL)电路是生成输出时钟信号的电子控制电路，该输出时钟信号的相位锁定至输入参考信号的相位。例如，PLL可以用于调整振荡器，从而使得由振荡器生成的信号的频率和相位与输入参考信号的频率和相位匹配。PLL电路通常用于通信装置、计算机和其他电子设备中。模拟PLL电路使用模拟组件来提供锁相结构。这些模拟组件包括鉴相器、压控振荡器(VCO)以及VCO输出信号和鉴相器的输入端口之间的反馈路径。通过将输入参考信号连接至鉴相器的另一输入端口，鉴相器的输出可用于调整VCO输出信号的相位和/或频率，直到将该相位和/或频率锁定至输入参考信号。

还可以使用所有的数字组件来实施PLL电路。这种PLL电路称为全数字PLL(ADPLL)电路。类似于其模拟对应物，ADPLL电路使用反馈路径来反馈数字控制振荡器(DCO)时钟信号，以基于来自时间-数字转换器(TDC)的输出和参考相位信号来生成数字相位误差信号。响应于数字相位误差信号，调整DCO时钟信号的相位。

发明内容

根据本发明的一方面，提供了一种混合锁相环(PLL)，包括：数字控制环路，配置为接收混合锁相环的输入参考信号和输出信号，并生成数字调节字；模拟控制环路，配置为接收所述混合锁相环的输入参考信号和输出信号，并生成输出电压；以及混合振荡器，连接至所述数字控制环路和所述模拟控制环路；其中，所述数字控制环路包括振荡控制器，所述振荡控制器配置为：在所述混合锁相环的频率跟踪运行模式期间，使用所述数字调节字控制所述混合振荡器，并且禁用所述模拟控制环路；在所述混合锁相环的相位跟踪运行模式期间，使能所述模拟控制环路以控制所述混合振荡器。

根据本发明的另一方面，提供了一种混合锁相环，包括：数字控制环路，使用数字组件来实施，并且配置为在频率跟踪运行模式期间运行；模拟控制环路，使用模拟组件来实施，并且配置为在相位跟踪运行模式期间运行；以及振荡控制器，配置为：接收误差信号；确定所述误差信号的趋势；将所述误差信号的趋势与所述误差信号的先前趋势进行比较；以及根据检测到的所述误差信号的趋势的变化，使能或禁用所述模拟控制环路。

根据本发明的又一方面，提供了一种用于运行混合锁相环(PLL)的方法，所述方法包括：在混合锁相环的频率跟踪运行模式期间：使用由数字控制环路生成的数字调节字来控制混合振荡器；以及禁用模拟控制环路；以及在所述混合锁相环的相位跟踪运行模式期间：使能所述模拟控制环路以控制所述混合振荡器。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据本发明的实施例的示例性混合PLL的框图。

图2示出根据本发明的实施例的示例性混合PLL的时序图。

图3A是根据本发明的实施例的可以通过混合PLL实施的混合振荡器的示例性实例。

图3B是根据本发明的实施例的频率布置。

图4A是根据本发明的实施例的可以通过混合PLL实施的混合振荡器的另一示例性实施方式。