[发明专利]一种沟槽栅型IGBT及其制作方法

说明书

本发明公开了一种沟槽栅型IGBT及其制作方法，沟槽栅型IGBT包括:从上至下依次层叠布置的P基区、N型漂移区、N型缓冲层和集电极区。至少两个沟槽栅自P基区的正面贯穿P基区，并延伸至N型漂移区。沟槽栅型IGBT还包括：分别形成于两个沟槽栅底部的埋氧化层，及形成于埋氧化层之上的N型增强层。两个埋氧化层之间设置有间隔以形成电流通道，N型增强层包围沟槽栅的底部。本发明能够解决现有沟槽栅型IGBT依靠双载流子导电，其导通电流能力受漂移区载流子浓度影响，工艺实现十分复杂而且困难的技术问题。

技术领域

本发明涉及半导体器件技术领域，尤其是涉及一种具有埋氧化层的沟槽栅型IGBT及其制作方法。

背景技术

IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)作为当前广泛应用的功率半导体器件，是一种典型的双极型器件。如附图1所示常规结构的沟槽栅型IGBT包括：P基区1、N型漂移区3、N型缓冲层4、集电极区5、N+源极区6、钝化层7、沟槽栅10、发射极13和集电极14。其中，沟槽栅10包括多晶硅栅8和包裹在其外部的栅氧化层9。IGBT器件依靠双载流子导电，其导通电流能力受基区(漂移区)载流子浓度的影响。基区载流子的浓度越高，其电导调制效应越强，IGBT导通的电流能力也越强，则其导通压降越低，反之则其导通压降越高。因此，为降低IGBT器件的导通压降，必须增大其正向导通时体内的载流子浓度。然而，IGBT在正向导通时，大量空穴直接从P基区/N漂移区结流出，造成导电载流子损失，增大了其导通压降。对于普通沟槽栅IGBT结构，为了降低其导通压降，应减小沟槽栅10之间的间距D1以减小Pbase/Ndrift结的面积。一般而言，普通沟槽栅的间距在3μm左右，如果再进一步减小沟槽栅10之间的间距会使源极接触区域减小，从而使得工艺实现难度骤增。

为解决这个问题，Masakiyo等人提出如附图2所示的结构，采用该结构的沟槽栅型IGBT包括：P基区1、N型漂移区3、集电极区5、N+源极区6、钝化层7、沟槽栅10、发射极13、集电极14、P+欧姆接触区15和N-场截止层17。其中，沟槽栅10包括多晶硅栅8和包裹在其外围的栅氧化层9，在两个沟槽栅10之间形成有局部窄台面16。该结构通过复杂的刻蚀形成“葫芦”形状的沟槽栅结构，在不增大N型区掺杂浓度的情形下减小了Pbase/Ndrift的结面积，减小了空穴从P-base/Ndrift结流出的路径，从而从一定程度上限制了IGBT发射极空穴电流，提高了IGBT发射极的电子注入效率，降低了导通压降。但是，该结构存在的主要缺点在于工艺实现十分复杂而且困难。首先，通过工艺刻蚀形成下宽上窄的沟槽形结构非常复杂，与普通的一次等离子刻蚀就形成沟槽不同，该“葫芦”状沟槽需要分两步刻蚀，首先需要等离子异向刻蚀，然后需要对刻蚀槽壁进行保护再做同向刻蚀，刻蚀难度复杂而且难以控制。其次，刻蚀完毕之后的栅氧质量较差，由于沟槽结构特殊，刻蚀后的缺陷及残留物去除十分困难，会极大降低栅氧质量。最后，沟槽栅的多晶硅填充十分困难，由于该“葫芦”状沟槽下宽上窄，在多晶硅填充过程中必然容易形成空洞及间隙，增大了栅电阻，容易增加栅漏电流。

发明内容

有鉴于此，本发明的目的在于提供一种沟槽栅型IGBT及其制作方法，以解决现有沟槽栅型IGBT依靠双载流子导电，其导通电流能力受漂移区载流子浓度影响，工艺实现十分复杂而且困难的技术问题。

为了实现上述发明目的，本发明具体提供了一种沟槽栅型IGBT及其制作方法的技术实现方案，一种沟槽栅型IGBT，包括从上至下依次层叠布置的P基区、N型漂移区、N型缓冲层和集电极区。至少两个沟槽栅自所述P基区的正面贯穿所述P基区，并延伸至所述N型漂移区。所述沟槽栅型IGBT还包括：分别形成于两个沟槽栅底部的埋氧化层，及形成于所述埋氧化层之上的N型增强层。两个埋氧化层之间设置有间隔以形成电流通道，所述N型增强层包围所述沟槽栅的底部。

优选的，所述P基区的正面布置有发射极，通过所述埋氧化层减小从所述发射极流出的空穴路径面积，抑制所述发射极空穴的电流大小。