[发明专利]半导体器件及其制作方法在审

专利信息
申请号: 201710992137.3 申请日: 2017-10-23
公开(公告)号: CN108807525A 公开(公告)日: 2018-11-13
发明(设计)人: 吴俊峰;邓光敏;赵树 申请(专利权)人: 苏州捷芯威半导体有限公司
主分类号: H01L29/778 分类号: H01L29/778;H01L21/335
代理公司: 北京超凡志成知识产权代理事务所(普通合伙) 11371 代理人: 王术兰
地址: 215123 江苏省苏州市工业*** 国省代码: 江苏;32
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摘要:
搜索关键词: 半导体层 半导体器件 掺杂体 衬底 源极 制作 半导体器件结构 二维电子气 栅极控制 均匀性 增强型 极化 制造
【权利要求书】:

1.一种半导体器件,其特征在于,包括:

衬底;

位于所述衬底一侧的第一半导体层;

位于所述第一半导体层远离所述衬底一侧的第二半导体层以及第三半导体层;

基于所述第二半导体层制作的漏极;

基于所述第三半导体层制作的源极和栅极;其中,

所述第三半导体层为N型掺杂,且该第三半导体层包括P型掺杂体区,所述P型掺杂体区包括N+型掺杂体区和P+型掺杂体区,所述源极与该N+型掺杂体区和P+型掺杂体区接触。

2.根据权利要求1所述的半导体器件,其特征在于,所述N+型掺杂体区位于所述P型掺杂体区内靠近所述栅极的一侧,所述P+型掺杂体区位于所述P型掺杂体区内远离所述栅极的一侧。

3.根据权利要求1所述的半导体器件,其特征在于,基于所述栅极制作形成栅极介质,所述栅极介质分别与所述N+型掺杂体区、所述P型掺杂体区以及所述第三半导体层接触。

4.根据权利要求1所述的半导体器件,其特征在于,所述第二半导体层和所述第三半导体层均制作于所述第一半导体层远离所述衬底一侧,并分别覆盖所述第一半导体层远离所述衬底一侧的部分表面。

5.根据权利要求1所述的半导体器件,其特征在于,所述第二半导体层制作于所述第一半导体层远离衬底一侧,并覆盖该第一半导体层一侧的部分表面,所述第三半导体层为通过对所述第一半导体层未被第二半导体层覆盖的部分进行离子注入而形成。

6.根据权利要求1所述的半导体器件,其特征在于,所述第三半导体层位于所述第二半导体层远离所述第一半导体层的一侧。

7.根据权利要求1-6任意一项所述的半导体器件,其特征在于,所述第三半导体层开设有凹槽,所述栅极位于该凹槽内,该栅极与该凹槽之间填充有栅极介质。

8.根据权利要求1-6任意一项所述的半导体器件,其特征在于,所述栅极位于所述第三半导体层远离所述第一半导体层的一侧面,所述栅极与该第三半导体层之间具有栅极介质。

9.根据权利要求1-6任意一项所述的半导体器件,其特征在于,所述P型掺杂体区的掺杂浓度可调制,所述半导体器件的阈值电压可调制。

10.根据权利要求8所述的半导体器件,其特征在于,所述P型掺杂体区在靠近所述栅极一侧的边缘与所述第三半导体层在靠近所述栅极一侧的边缘之间存在间隙。

11.一种半导体器件的制作方法,其特征在于,所述方法包括:

提供一衬底;

在所述衬底的一侧形成第一半导体层;

在所述第一半导体层远离所述衬底的一侧形成第二半导体层以及第三半导体层;

基于所述第三半导体层制作P型掺杂体区,基于所述P型掺杂体区制作N+型掺杂体区和P+型掺杂体区;以及

基于所述第三半导体层制作源极和栅极,使所述源极与所述N+型掺杂体区和P+型掺杂体区欧姆接触,基于所述第二半导体层制作漏极。

12.根据权利要求11所述的半导体器件的制作方法,其特征在于,在所述第一半导体层远离所述衬底的一侧形成第二半导体层以及第三半导体层,的步骤包括:

在第一半导体层远离衬底的一侧形成第二半导体层;

对所述第二半导体层进行刻蚀暴露出所述第一半导体层的部分区域;

在所述第一半导体层未被第二半导体层覆盖的区域形成第三半导体层。

13.根据权利要求11所述的半导体器件的制作方法,其特征在于,在所述第一半导体层未被第二半导体层覆盖的区域形成第三半导体层的步骤包括:

在所述第一半导体层未被第二半导体层覆盖的区域沉积半导体材料形成所述第三半导体层;或者

对所述第一半导体层未被第二半导体层覆盖的部分进行离子注入,形成所述第三半导体层。

14.根据权利要求11-13任意一项所述的半导体器件的制作方法,其特征在于,所述栅极通过以下步骤制作形成:

对所述第三半导体层进行刻蚀,形成凹槽;

在所述凹槽内填充栅极介质;

在所述凹槽内填充栅极材料形成栅极。

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