[发明专利]具有可作为高速缓存存储器或神经网络单元存储器操作的存储器阵列的处理器

权利要求书

1.一种处理器，包括：

模式指示器；

多个处理核心；及

神经网络单元(NNU)，所述神经网络单元包括：

存储器阵列；

神经处理单元(NPU)的阵列；

高速缓存控制逻辑电路；及

选择逻辑电路，所述选择逻辑电路被配置为选择性地将多个NPU和所述高速缓存控制逻辑电路耦合到所述存储器阵列；

其中当所述模式指示器指示第一模式时，所述选择逻辑电路使得所述多个NPU能够从所述存储器阵列读取神经网络权重，以使用所述权重来执行计算；

其中当所述模式指示器指示第二模式时，所述选择逻辑电路使得所述多个处理核心能够通过所述高速缓存控制逻辑电路访问作为高速缓存存储器的所述存储器阵列；

其中采用两种不同的哈希算法，其中一种哈希算法排除所述存储器阵列作为最后级高速缓存片，而另一种哈希算法包括所述存储器阵列作为最后级高速缓存片；及

其中所述两种哈希算法被设计为支持选择性的回写无效操作。

2.根据权利要求1所述的处理器，还包括：

其中当所述模式指示器指示所述第二模式时，所述多个处理核心通过所述高速缓存控制逻辑电路访问作为牺牲高速缓存存储器的所述存储器阵列。

3.根据权利要求1所述的处理器，还包括：

其中当所述模式指示器指示所述第二模式时，所述多个处理核心通过所述高速缓存控制逻辑电路访问作为所述处理器的最后级高速缓存存储器的片的所述存储器阵列。

4.根据权利要求3所述的处理器，还包括：

多个最后级高速缓存片；及

其中当所述模式指示器指示所述第二模式时，所述存储器阵列和高速缓存控制逻辑电路与所述多个最后级高速缓存片一起操作，作为所述多个处理核心访问的最后级高速缓存存储器。

5.根据权利要求1所述的处理器，还包括：

其中所述NNU耦合到所述多个处理核心；及

其中当所述模式指示器指示所述第一模式时，所述NNU由所述多个处理核心控制以加速所述多个处理核心的神经网络计算。

6.根据权利要求5所述的处理器，还包括：

环总线，所述环总线耦合所述NNU和所述多个处理核心。

7.根据权利要求6所述的处理器，还包括：

多个最后级高速缓存片，所述多个最后级高速缓存片耦合到所述环总线；及

其中当所述模式指示器指示所述第二模式时，所述存储器阵列和高速缓存控制逻辑电路与所述多个最后级高速缓存片一起操作，作为所述多个处理核心经由所述环总线访问的最后级高速缓存存储器。

8.根据权利要求1所述的处理器，还包括：

其中为了从所述第二模式转换到所述第一模式，所述高速缓存控制逻辑电路对所述存储器阵列进行回写无效。

9.根据权利要求1所述的处理器，还包括：

其中所述多个处理核心是x86指令集架构处理核心。

10.一种用于操作处理器的方法，所述处理器具有模式指示器、多个处理核心及神经网络单元(NNU)，所述神经网络单元包括存储器阵列、神经处理单元(NPU)的阵列、高速缓存控制逻辑电路及选择逻辑电路，所述选择逻辑电路被配置为选择性地将多个NPU和所述高速缓存控制逻辑电路耦合到所述存储器阵列，所述方法包括：

响应于将所述模式指示器设置为指示第一模式，所述选择逻辑电路使得所述多个NPU能够从所述存储器阵列读取神经网络权重，以使用所述权重来执行计算；及

响应于将所述模式指示器设置为指示第二模式，所述选择逻辑电路使得所述多个处理核心能够通过所述高速缓存控制逻辑电路访问作为高速缓存存储器的所述存储器阵列，

其中采用两种不同的哈希算法，其中一种哈希算法排除所述存储器阵列作为最后级高速缓存片，而另一种哈希算法包括所述存储器阵列作为最后级高速缓存片；及

其中所述两种哈希算法被设计为支持选择性的回写无效操作。