[发明专利]MTJ器件、其制作方法与MRAM

说明书

本申请提供了一种MTJ器件、其制作方法与MRAM。该制作方法包括：步骤S1，在基底上设置预介电膜；步骤S2，在预介电膜中开设通孔，形成介电膜，通孔与基底连接，通孔的孔径沿着远离基底的方向先增大后减小，在介电膜的厚度方向上；步骤S3，在通孔中设置MTJ结构层，且结构层包括依次叠置的参考层、绝缘势垒层以及自由层，且绝缘势垒层位于通孔的孔径最大的位置处，且绝缘势垒层与通孔的侧壁间隔设置。该制作方法可以很大程度上避免在沉积自由层时，金属颗粒溅射到通孔的侧壁上与绝缘势垒层接触，进而使得自由层与参考层导通导致的短路问题，保证了MTJ器件具有良好的性能。

技术领域

本申请涉及存储器领域，具体而言，涉及一种MTJ器件、其制作方法与MRAM。

背景技术

目前，MTJ位元的制备方法是“自上而下”法。即首先，在底电极和介质上按照MTJ位元的结构顺序依次溅射沉积磁性金属多层薄膜；其次，在该多层膜的远离底电极的表面上沉积掩膜层；然后，利用光刻、刻蚀去除掉非MTJ位元图形位置处的掩膜层；最后，利用离子束刻蚀磁性金属多层薄膜，没有掩膜层保护的部分磁性薄膜被刻蚀掉，留下掩膜层下方的磁性金属薄膜，进而形成MTJ位元。

上述的“自上而下”法中存在很多问题，主要有：该方法采用干法刻蚀，对MTJ位元的刻蚀提出了挑战，增加了芯片制造成本；MTJ位元一般由参考层/势垒层/自由层组成，其中，势垒层的厚度很小，一般为1～2nm，干法刻蚀产生的金属颗粒物很容易再沉积在MTJ位元侧壁位置造成参考层和自由层的连通，造成短路，进而导致MTJ位元失效。

发明内容

本申请的主要目的在于提供一种MTJ器件、其制作方法与MRAM，以解决现有技术中采用干法刻蚀容易造成MTJ位元失效的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种MTJ器件的制作方法，该制作方法包括：步骤S1，在基底上设置预介电膜；步骤S2，在上述预介电膜中开设通孔，形成介电膜，上述通孔与上述基底连接，上述通孔的孔径沿着远离上述基底的方向先增大后减小；步骤S3，在上述通孔中设置MTJ结构层，且上述MTJ结构层包括依次叠置的参考层、绝缘势垒层以及自由层，且上述绝缘势垒层位于上述通孔的孔径最大的位置处，且上述绝缘势垒层与上述通孔的侧壁间隔设置。

进一步地，上述通孔在上述介电膜的与上述基底距离最大位置处的孔径小于或等于在上述介电膜的与上述基底的距离最小位置处的孔径。

进一步地，上述预介电膜包括至少三层依次叠置设置的预介电层。

进一步地，上述预介电膜包括三层预介电层，分别是第一预介电层、第二预介电层与第三预介电层，上述步骤S1包括：在上述基底上依次叠置设置上述第一预介电层、上述第二预介电层与上述第三预介电层，优选上述步骤S2包括：采用干法刻蚀去除部分上述预介电膜，形成预通孔；采用湿法刻蚀去除剩余的上述预介电膜的一部分，在上述第一预介电层中形成第一子通孔，进而形成第一介电层，在上述第二预介电层中形成第二子通孔，进而形成第二介电层，在上述第三预介电层中形成第三子通孔，进而形成第三介电层，上述第一子通孔、上述第二子通孔与上述第三子通孔形成上述通孔，上述第一介电层、上述第二介电层与上述第三介电层形成上述介电膜，上述第一子通孔、上述第二子通孔与上述第三子通孔的孔径分别是R1、R2以及R3，R2R1，且R2R3，R1≥R3，上述绝缘势垒层设置在上述第二子通孔中。

进一步地，上述预通孔的高度与上述通孔的高度相同。

进一步地，上述湿法刻蚀在上述第一介电层、上述第二介电层以及上述第三介电层的刻蚀速率分别为V1、V2以及V3，V210V1且V210V3，V1≥V3。

进一步地，上述第一介电层、上述第二介电层以及上述第三介电层的材料独立的选自Si₃N₄、SiO₂与Al₂O₃中的一种，优选上述第一介电层与上述第三介电层的材料相同。