[发明专利]一种12G_SDI的监视器及其控制方法在审

专利信息
申请号: 201710899774.6 申请日: 2017-09-28
公开(公告)号: CN107566806A 公开(公告)日: 2018-01-09
发明(设计)人: 卢宇生;陈焕洵 申请(专利权)人: 漳州市利利普电子科技有限公司
主分类号: H04N7/18 分类号: H04N7/18
代理公司: 福州君诚知识产权代理有限公司35211 代理人: 翁志霖
地址: 363000 福*** 国省代码: 福建;35
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摘要:
搜索关键词: 一种 12 g_sdi 监视器 及其 控制 方法
【说明书】:

技术领域

发明涉及监视器显示技术领域,尤其涉及一种12G_SDI的监视器及其控制方法。

背景技术

随着科学技术的发展,图像、视频早已融入我们的生活中,被运用于各种场合,导致各种信号接口层出不穷,从最开始的模拟信号接口到现在的数字接口,从标清信号接口到高清信号接口。一种新的信号接口的出现总是为了弥补现有信号接口中存在的不足,往往那些存在较大缺陷的信号接口总是容易随着时间的流逝而被淘汰。然而,SDI接口从二十世纪八十年代末被国际电信联盟确定为广播电视的标准接口后,在全球广播电视行业得到了广泛的使用,且由于其自身的不断发展,到目前为止,SDI接口仍然具有举足轻重的地位。

SDI接口均符合SDI标准,SDI标准是广播电视的专业接口标准,是国际电信联盟ITU-T、电影和电视工程师协会SMPTE推荐的数字视音频信号传输标准。SDI接口的发展如图1所示,从最初的SD_SDI到HD_SDI,再到后来的3G、6G_SDI,发展到现在的12G_SDI,最大的变化在于SDI接口的数据传输速率越来越快。

SD_SDI接口,采用SMPTE259M标准,数据传输率为270Mb/s,主要的数字视频格式为525i60、625i60。3G_SDI接口,采用SMPTE 424M标准,数据传输率为2.97Gb/s,主要的数字视频格式为1080p50、1080p60。6G_SDI接口,采用SMPTE ST-2081标准,数据传输率为6Gb/s,主要的数字视频格式为2160p24、2160p30。12G_SDI接口,采用SMPTE ST-2082标准,数据传输率为12Gb/s,主要的数字视频格式为2160p50、2160p60。

12G_SDI接口以其快速的数据传输速率,一出现就深受行业的追捧,然而,目前市场上能够生产出具有12G_SDI接口的厂家极其有限,导致配备有12G_SDI接口的监视器价格高昂;一般12G_SDI监视器都是并行输入四路3G_SDI信号,再将其合成12G_SDI信号,或者是只有单个BNC接口直接输入12G_SDI信号,可选择的输入信号类型较单一,不适用于各种工作场合。

发明内容

本发明的目的在于克服现有技术的不足,提供一种12G_SDI的监视器及其控制方法。

本发明采用的技术方案是:

一种12G_SDI的监视器,其包括4个SDI输入接口、4个SDI输出接口、FPGA、中央处理器、内存、时钟振荡器和显示器,每个SDI输入接口通过一均衡器连接FPGA的输入端,每个SDI输出接口通过一驱动器连接FPGA的输出端,每个SDI输出接口连接一监视器,FPGA分别连接内存、时钟振荡器和中央处理器,中央处理器分别连接按键和显示器,

4个SDI输入接口包括2个3G_SDI信号输入接口和2个12G_SDI信号输入接口,4个SDI输出接口包括2个3G_SDI信号输出接口和2个12G_SDI信号输出接口,较高传输速率的SDI接口可以向下兼容传输速率较低的SDI信号;

均衡器用于将单端的高清SDI信号变成差分信号,驱动器用于加强线缆的驱动能力,FPGA用于将两路以上的非12G_SDI信号拼接为12G_SDI信号,内存用于存储FPGA接收或拼接的SDI信号,时钟振荡器用于提供稳定而精确的时钟,按键用于选择输入信号源以及修改显示器功能状态和参数设置,中央处理器获取按键的按键信息并输出至FPGA,显示器用于查看当前连接的监视器的工作状态。

驱动器提供标准的800mV峰峰值输出电压摆幅。

所述内存为ddr3或者ddr4内存。

中央处理器与FPGA通过串口方式通讯。

一种12G_SDI的监视器的控制方法,其包括以下步骤:

1)根据输入信号类型的不同采用不同的链路方式输入SDI信号,

当输入信号为12G_SDI信号时,采用单链路方式直接使用单根BNC线缆输入一路12G_SDI信号;

当输入信号为6G_SDI信号时,采用双链路方式用两根BNC线缆并行输入两路6G_SDI信号;

当输入信号为3G_SDI信号时,采用四链路方式用四根BNC线缆并行输入四路3G_SDI信号;

2)通过按键选择信号源输入的SDI输入接口,

3)FPGA接收并对输入的SDI信号进行前期的预处理,再将前期预处理完后的数据写入内存缓存;

4)当内存缓存完完整的一帧数据后,FPGA再将缓存的数据读出并根据输出SDI信号的要求做后期预处理;

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