[发明专利]一种基于FPGA的CRC并行运算IP核

说明书

本发明公开了一种基于FPGA的CRC并行运算IP核，包括CRC位宽自动识别模块、refin配置模块、特征矩阵生成模块、CRC生成运算模块、CRC检查运算模块、refout/xorout配置模块；CRC位宽自动识别模块识别输入的生成多项式的位宽，特征矩阵计算模块采用矩阵列变换的方式实现特征矩阵n次方的运算，CRC生成运算模块和CRC检查运算模块会根据得到的特征矩阵、CRC位宽、并行计算位宽来进行CRC生成和CRC检查相关的计算。本发明适用于8bit、16bit、32bit的CRC位宽，任意生成多项式，以及8bit、16bit、32bit并行运算位宽的CRC计算。

技术领域

本发明涉及数据校验技术领域，特别涉及一种基于FPGA的、全部参数可配置、并行位宽可调的循环冗余校验运算IP核。

背景技术

在数据传输的通信过程中，为了检测发送的数据在传输过程中是否发生了变化，导致数据的传输错误，需要用到数据校验技术。常用的校验方式包括奇偶校验、异或校验、循环冗余校验(即CRC校验)等，其中奇偶校验和异或校验在多位数据错误的情况下，很容易出现误判，而CRC校验以其运算简单、校验结果准确度高的优点脱颖而出。

CRC校验实现方式分为串行实现和并行实现，目前广泛采用的是并行实现方式。并行方式包括查表法和矩阵运算法，查表法当并行位宽较大时，对存储表格的存储空间需求指数级增大，所以目前最流行的是矩阵运算的方式并行计算CRC的值。

CRC运算的核心为模2运算，模2运算是一种二进制算法，包括模2加、模2减、模2乘、模2除四种二进制运算，与四则运算不同的是模2运算不考虑进位和借位，这样，两个二进制位相运算时，这两个位的值就能确定运算结果，不受前一次运算的影响，也不对下一次造成影响。

CRC校验码主要用于数据传输过程中的数据校验，发送方将待发送的数据按位依次模2除一个规定好的生成多项式，最后得到的余数即为CRC码，并将CRC校验码附到要发送的数据最后发送给接收方，接收方接收到数据后，将数据与CRC码按位依次模2除相同的生成多项式，如果余数为0，则数据传输无误。

影响CRC运算结果的因素很多，除了生成多项式(poly)，还包括初始值(init)、每个字节高/低位数据先处理(refin)、计算后CRC颠倒(refout)、计算后异或(xorout)等。然而目前FPGA厂商提供的IP核还存在一些缺陷，如altera公司的对生成多项式的支持只有CRC-32，CRC-16-ANSI、CRC-16-CCITT三种，并不能支持所有的生成多项式，而且有一些型号的FPGA芯片不支持调用CRC IP核。

发明内容

本发明的目的在于克服现有技术的缺点与不足，提供一种基于FPGA的CRC并行运算IP核，可适用于8bit、16bit、32bit的CRC位宽，任意生成多项式，以及8bit、16bit、32bit并行运算位宽的CRC计算，采用以32bit位宽的逻辑电路进行配置来兼容8bit、16bit运算，大幅度节约FPGA的硬件资源。

本发明的目的通过以下的技术方案实现：

一种基于FPGA的CRC并行运算IP核，包括：

CRC位宽自动识别模块，读入生成多项式对应的二进制数，根据二进制数的首位为1所在的位置识别出待计算的CRC码的位数；

refin配置模块，选择不同的功能模式：CRC生成模式和CRC检查模式；

特征矩阵生成模块，以模2运算方法计算32阶特征矩阵H_32×32的n次方，其中n取CRC位宽和并行运算位宽中较小的数，并将矩阵运算结果传输给其他模块进行后续运算；

CRC生成运算模块，实现8bit、16bit、32bit CRC位宽和8bit、16bit、32bit并行运算位宽之间任意组合的CRC校验码的计算；