[发明专利]同步半导体集成电路中的时控式命令时序调整

说明书

本申请案针对在同步半导体集成电路中进行的时控命令时序调整。时钟时序调整电路被并入于时控式集成电路中，以检测输入时钟频率且调整用于存取所述时控式集成电路中的存储器元件的内部控制信号的时序等待时间。所述时钟时序调整电路将可调整时序等待时间引入到从所述命令信号衍生出的内部控制信号。所述时钟时序调整电路操作以响应于所述时钟频率检测而调整所述控制信号的所述时序等待时间以致使基于时钟的操作被提前或延迟达一或多个时钟循环。在一个实施例中，所述时钟时序调整电路包含时钟频率检测电路及等待时间调整电路。所述时钟时序调整电路可在高时钟频率及低时钟频率两者下操作以确保在不引入不必要延迟的情况下避免非期望的数据冲突事件。

技术领域

本申请案针对一种时控式集成电路。

背景技术

同步或时控式半导体集成电路具有由时钟信号驱动的电路。通常，输入时钟被提供到同步半导体集成电路，且集成电路的内部电路由所述输入时钟或所述输入时钟的衍生物驱动。

在时控式集成电路中，操作期间的一个主要的关注问题是对各种内部时序信号的排序及捕获。内部时序信号产生自同步事件及不同步事件两者，同步事件是基于时钟的且从输入时钟的上升边缘或下降边缘开始计时，而不同步事件则是基于门延迟及/或由于集成电路的互连导线的电阻及电容所致的导线互连延迟(被称为RC延迟)。第一群组的内部时序信号–产生自同步事件且时序轴(stem)主要依据时钟选通的信号–具有最小的或不具有温度、晶片制造过程或电压对其时序的相依性。然而，第一群组的内部时序信号将直接取决于时钟频率。第二群组的内部时序信号–产生自不同步事件且其时序轴主要来自门延迟及RC延迟的信号–将具有其在不同温度的可允许范围内移位或变化的时序、制造过程及电压操作条件。

在某些情况中，内部时序信号可进入到冲突域中。当数据信号的到达与打算陷获并存储所述数据信号的捕获信号不相匹配时，会发生时序冲突。在一个实例中，时控式集成电路中的输出缓冲器实施为先进先出(FIFO)寄存器，其由输入时钟或输入时钟的衍生物进行时控式。当来自后续存储器读取操作(主要不同步事件)的数据在锁存于输出缓冲器中的数据由接收系统读出之前覆写所锁存的数据时，可能发生冲突域事件。在另一实例中，例如在高速操作期间，RC延迟可导致来自读取操作的数据晚于所请求的时间到达输出缓冲器，且因此时控式集成电路发送出无效数据。

发明内容

本申请案的一个方面针对一种时控式集成电路，所述时控式集成电路接收具有时钟频率的输入时钟信号及用于存取所述时控式集成电路中的存储器元件的命令信号。在一个实施例中，所述时控式集成电路包括：时钟频率检测电路，其接收所述输入时钟信号且产生时钟检测输出信号，所述时钟检测输出信号响应于所述时钟频率低于频率阈值而具有第一逻辑状态且响应于所述时钟频率处于或高于频率阈值而具有第二逻辑状态；及等待时间调整电路，其接收所述输入时钟信号、所述命令信号及所述时钟检测输出信号，所述等待时间调整电路产生经时序调整控制信号，所述经时序调整控制信号是被延迟达第一时序等待时间的所述命令信号，所述第一时序等待时间包括所述输入时钟信号的一或多个时钟周期，其中所述等待时间调整电路响应于所述时钟检测输出信号而调整所述第一时序等待时间。

本申请案的另一方面针对一种在时控式集成电路中进行的方法，所述时控式集成电路接收具有时钟频率的输入时钟信号及用于存取所述时控式集成电路中的存储器元件的命令信号。在一个实施例中，所述方法包括：检测所述输入时钟信号具有的时钟频率是高于频率阈值还是低于频率阈值；响应于所述时钟频率低于所述频率阈值而产生具有第一逻辑状态的时钟检测输出信号；响应于所述时钟频率高于所述频率阈值而产生具有第二逻辑状态的所述时钟检测输出信号；将所述命令信号延迟达第一时序等待时间以产生经时序调整控制信号，所述第一时序等待时间是所述输入时钟信号的一或多个时钟周期；及响应于所述时钟检测输出信号而调整所述第一时序等待时间。

附图说明

以下详细描述及附图中揭示本发明的各种实施例。

图1是在本发明的示范性实施例中可并入有时钟时序调整电路的同步存储器装置的框图。