[发明专利]像素记忆电路、液晶显示器和可穿戴设备

权利要求书

1.一种像素记忆电路，其特征在于，包括：

锁存单元，所述锁存单元仅由NMOS管构成；

开关单元，所述开关单元的第一端与数据线相连以接收数据电压，所述开关单元的控制端接收行扫描信号，所述开关单元的第二端与所述锁存单元的输入端相连，并形成第一节点，所述开关单元在所述行扫描信号的控制下导通，以将所述数据电压提供给所述锁存单元，以便所述锁存单元对所述数据电压进行锁存并生成锁存信号；

选择单元，所述选择单元的第一控制端与所述第一节点相连，所述选择单元的第二控制端与所述锁存单元的输出端相连，所述选择单元的第一接收端接收第一选择信号，所述选择单元的第二接收端接收第二选择信号，所述选择单元在所述锁存信号的控制下将所述第一选择信号或所述第二选择信号施加给像素电极，并在所述开关单元关断时继续向所述像素电极施加所述第一选择信号或所述第二选择信号，以实现像素自动更新；

其中，所述锁存单元包括：

第一NMOS管，所述第一NMOS管的源极和栅极均与电源端相连以接收电源电压；

第二NMOS管，所述第二NMOS管的源极与所述第一NMOS管的漏极相连，并形成第二节点，所述第二NMOS管的栅极与所述开关单元的第二端相连，所述第二NMOS管的漏极接地；

第三NMOS管，所述第三NMOS管的源极和栅极均与所述电源端相连以接收所述电源电压；

第四NMOS管，所述第四NMOS管的源极与所述第三NMOS管的漏极相连，并形成第三节点，所述第四NMOS管的栅极与所述第二节点相连，所述第四NMOS管的漏极接地，其中，所述第三节点还与所述第一节点相连，以将所述锁存信号输出至所述选择单元。

2.如权利要求1所述的像素记忆电路，其特征在于，所述开关单元包括：

第一晶体管，所述第一晶体管的栅极接收所述行扫描信号，所述第一晶体管的源极接收所述数据电压，所述第一晶体管的漏极与所述第二NMOS管的栅极相连。

3.如权利要求2所述的像素记忆电路，其特征在于，所述选择单元包括：

第二晶体管，所述第二晶体管的栅极分别与所述第一晶体管的漏极和所述第二NMOS管的栅极相连，所述第二晶体管的源极接收所述第一选择信号，所述第二晶体管的漏极与所述像素电极的一端相连，其中，所述像素电极的另一端与基准电压输出端相连以接收基准电压；

第三晶体管，所述第三晶体管的栅极与所述第二节点相连，所述第三晶体管的源极接收所述第二选择信号，所述第三晶体管的漏极分别与所述像素电极的一端和所述第二晶体管的漏极相连。

4.如权利要求3所述的像素记忆电路，其特征在于，所述第一NMOS管、所述第二NMOS管、所述第三NMOS管和所述第四NMOS管的沟道宽度W1、W2、W3、W4之间存在如下关系：

W2＝W4＝5W1＝5W3。

5.如权利要求4所述的像素记忆电路，其特征在于，

当所述行扫描信号控制所述第一晶体管导通，所述数据电压为高电平时，所述第一节点电位为高，所述第二晶体管和所述第二NMOS管导通，所述第二节点电位为低，所述第三晶体管和所述第四NMOS管关断，所述第三节点电位为高，与所述第一节点形成正反馈，以在所述第一晶体管关断时通过所述第二晶体管继续向所述像素电极施加所述第一选择信号以实现像素自动更新；

当所述行扫描信号控制所述第一晶体管导通，所述数据电压为低电平时，所述第一节点电位为低，所述第二晶体管和所述第二NMOS管关断，所述第二节点电位为高，所述第三晶体管和所述第四NMOS管导通，所述第三节点电位为低，与所述第一节点形成正反馈，以在所述第一晶体管关断时通过所述第三晶体管继续向所述像素电极施加所述第二选择信号以实现像素自动更新。

6.一种液晶显示器，其特征在于，包括如权利要求1-5中任一项所述的像素记忆电路。

7.一种可穿戴设备，其特征在于，包括如权利要求6所述的液晶显示器。