[发明专利]一种基于SHA512算法的数据处理方法、装置及系统

说明书

技术领域

本发明涉及数据处理领域，更具体地说，涉及一种基于SHA512算法的数据处理方法、装置及系统。

背景技术

Hash(哈希)函数亦称散列函数，简单的说就是一种能够将任意长度的消息压缩成为固定长度的消息摘要函数。具体来讲，杂凑函数能够将任意长度的输入(pre-image)通过散列算法变换成为固定长度的输出，即散列值。哈希函数涵盖的范围较广，目前出现的较常用的为MD系列和SHA512。其中，SHA512哈希函数是美国国家安全局(NSA)设计，美国国家标准与技术研究院(NIST)发布的一系列密码散列函数。

其中，SHA512算法的用途包含防止被篡改、防止直接看到明文、防止抵赖。SHA512的算法过程包括位数填充、信息长度记录、标准的幻数装入以及四轮循环运算，而绝大多数核心运算集中在第四步的四轮分组循环运算。然而，在云计算、大数据以及人工智能等应用中包含大量的哈希运算，处理批量的哈希运算需要大量的计算资源。一般服务器的CPU将会被洪水般的计算量耗尽资源。

因此，如何降低SHA512算法运算时对CPU资源消耗，是本领域技术人员需要解决的问题。

发明内容

本发明的目的在于提供一种基于SHA512算法的数据处理方法、装置及系统，以降低SHA512算法运算时对CPU资源消耗。

为实现上述目的，本发明实施例提供了如下技术方案：

一种基于SHA512算法的数据处理方法，包括：

接收待处理数据对所述待处理数据进行位数填充、记录待处理数据的信息长度、以及标准的幻数装入处理得到目标待处理数据；

将所述目标待处理数据发送至FPGA开发板的DDR中的预设缓存；以利用所述FPGA开发板中预设的四轮分组压缩迭代算法对所述目标待处理数据进行处理；

获取所述目标待处理数据的处理结果，确定所述待处理数据的哈希值。

一种基于SHA512算法的数据处理装置，包括：

预处理模块，用于接收待处理数据对所述待处理数据进行位数填充、记录待处理数据的信息长度、以及标准的幻数装入处理得到目标待处理数据；

发送模块，用于将所述目标待处理数据发送至FPGA开发板的DDR中的预设缓存；以利用所述FPGA开发板中预设的四轮分组压缩迭代算法对所述目标待处理数据进行处理；

获取模块，用于获取所述目标待处理数据的处理结果，确定所述待处理数据的哈希值。

一种基于SHA512算法的数据处理装置，包括：

第一存储器，用于存储计算机程序；

第一处理器，用于执行所述计算机程序时实现如权利要求1项所述SHA512算法的数据处理方法的步骤。

一种基于SHA512算法的数据处理方法，包括：

将由处理器发送的目标待处理数据存至由所述处理器在所述FPGA开发板的DDR中预设的缓存；其中，所述目标待处理数据是待处理数据进行位数填充、记录待处理数据的信息长度、以及标准的幻数装入处理得到的目标待处理数据；

利用预设的四轮分组压缩迭代算法对所述目标待处理数据进行处理得到处理结果；以便所述处理器获取所述处理结果确定所述待处理数据的哈希值。

其中，所述预设的四轮分组压缩迭代算法是预先利用工具将SHA512算法编译后得到的FPGA中的四轮分组压缩迭代算法；其中，所述SHA512算法是利用OpenCL语言描述的SHA512算法。

其中，所述利用预设的四轮分组压缩迭代算法对所述目标待处理数据进行处理得到处理结果，包括：

将所述DDR中的目标待处理数据读取至片上缓存；

利用所述片上缓存对所述目标待处理数据进行四轮分组压缩迭代计算得到处理结果；

将所述处理结果写回所述DDR。

一种基于SHA512算法的数据处理装置，包括：

保存模块，用于将由处理器发送的目标待处理数据存至由所述处理器在所述FPGA开发板的DDR中预设的缓存；其中，所述目标待处理数据是待处理数据进行位数填充、记录待处理数据的信息长度、以及标准的幻数装入处理得到的目标待处理数据；

处理模块，用于利用预设的四轮分组压缩迭代算法对所述目标待处理数据进行处理得到处理结果；以便所述处理器获取所述处理结果确定所述待处理数据的哈希值。

其中，所述处理模块，包括：

读取单元，用于将所述DDR中的目标待处理数据读取至片上缓存；