[发明专利]移位寄存器单元、移位寄存器电路和显示装置

权利要求书

1.一种移位寄存器单元，应用于移位寄存器电路中，其特征在于，所述移位寄存器单元包括：

下拉节点控制模块，具有控制节点，被构造成根据所述控制节点的电位控制下拉节点的电位，所述控制节点的电位和所述下拉节点的电位呈反相关系；

第一电位调节模块，被构造成在上一级上拉节点的电位为有效工作电位的条件下将上一级上拉节点的电位输送至所述控制节点，在上一级上拉节点的电位不是有效工作电位的条件下断开所述控制节点与所述上一级上拉节点之间的连接；以及，

第二电位调节模块，设置在上拉节点和所述控制节点之间，被构造成在上一级下拉节点的电位为有效工作电位的条件下使所述控制节点与所述上拉节点之间导通，在上一级下拉节点的电位不是有效工作电位的条件下断开所述控制节点与所述上拉节点之间的连接；

其中，所述上一级上拉节点为所述移位寄存器电路中相邻上一级移位寄存器单元中的上拉节点，所述上一级下拉节点为所述移位寄存器电路中相邻上一级移位寄存器单元中的下拉节点；

所述下拉节点控制模块包括：

第一下拉节点控制晶体管，栅极和第一极都与第二电平输入端连接；

第二下拉节点控制晶体管，栅极与所述控制节点连接，第一极与第一下拉节点控制晶体管的第二极连接，第二极与第一电平输入端连接；

第三下拉节点控制晶体管，栅极与所述第一下拉节点控制晶体管的第二极连接，第一极与所述第二电平输入端连接，第二极与所述下拉节点连接；以及，

第四下拉节点控制晶体管，栅极与所述控制节点连接，第一极与所述下拉节点连接，第二极与第一电平输入端连接；

所述第二下拉节点控制晶体管的宽长比大于所述第一下拉节点控制晶体管的宽长比，所述第四下拉节点控制晶体管的宽长比大于所述第三下拉节点控制晶体管的宽长比。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一电位调节模块包括：第一电位调节晶体管，栅极和第一极都与所述上一级上拉节点连接，第二极与所述控制节点连接。

3.如权利要求1所述的移位寄存器单元，其特征在于，所述第二电位调节模块包括：第二电位调节晶体管，栅极与所述上一级下拉节点连接，第一极与所述上拉节点连接，第二极与所述控制节点连接。

4.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，还包括：输出降噪模块，被构造成在所述上一级上拉节点的电位为有效工作电位的条件下控制栅极驱动信号输出端与第一电平输入端之间导通，在所述上一级上拉节点的电位不是有效工作电位的条件下断开所述栅极驱动信号输出端与所述第一电平输入端之间的连接。

5.如权利要求4所述的移位寄存器单元，其特征在于，所述输出降噪模块包括：输出降噪晶体管，栅极与所述上一级上拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接。

6.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，还包括：第一下拉模块，与所述上拉节点、所述下拉节点和第一电平输入端连接，被构造成根据所述下拉节点的电位控制所述上拉节点是否与所述第一电平输入端连通；以及，

输出模块，与所述上拉节点、时钟信号输入端和栅极驱动信号输出端连接，被构造成根据所述上拉节点的电位控制所述栅极驱动信号输出端是否与所述时钟信号输入端连接。

7.如权利要求6所述的移位寄存器单元，其特征在于，所述第一下拉模块包括：第一下拉晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电平输入端连接；

所述输出模块包括：

输出晶体管，栅极与所述上拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述时钟信号输入端连接；以及，

存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。