[发明专利]一种抗空间单粒子翻转的并行加扰方法

说明书

一种抗空间单粒子翻转的并行加扰方法，包括步骤：在FPGA内部创建第一扰码表、第二扰码表和第三扰码表；根据加扰多项式采用8级移位寄存器动态生成扰码序列；将生成的扰码序列按字节同时写入第一扰码表、第二扰码表和第三扰码表的相同地址中；读取格式化数据的同时从第一扰码表读取第一扰码、从第二扰码表读取第二扰码和从第三扰码表读取第三扰码，并对第一扰码、第二扰码和第三扰码进行三取二操作获得最终扰码；将最终扰码对读取的格式化数据进行加扰操作。由于在FPGA内部创建三份相同的扰码表，并三取二操作获得最终的扰码，三份码表同一位置同时发生单粒子翻转的概率极低，从而提高了并行加扰设计的抗单粒子翻转能力与可靠性。

技术领域

本发明涉及数传技术领域，具体涉及一种抗空间单粒子翻转的并行加扰方法。

背景技术

在数传领域，为了便于定时恢复，信号在传输前需要进行加扰处理以改变其传输特性，加扰能够限制连“0”码或连“1”码的长度，在提高信号比特定时含量的同时，也使原始信息充分随机化。加扰编码器可以采用软件或硬件设计实现，而硬件实现编码效率更高，并且不需要占用CPU资源，因此在卫星通信中，一般采用FPGA实现的方法。SRAM型FPGA具有逻辑资源丰富、内部RAM多、速度高、可重配置等特点，是并行加扰设计的首选。但SRAM型FPGA受空间高能粒子影响较大，其内部缓存的扰码表很容易发生单粒子翻转，从而使数据出现误码，在单粒子环境严重的情况下，可能导致加扰功能完全失效，无法满足卫星等高可靠性产品的数据传输要求。因此在加扰编码器设计中必须考虑抗空间单粒子翻转的设计措施。

XILINX公司针对SRAM型FPGA的SEU问题提出了刷新、回读检测等方案，星上FPGA设计中还经常使用三模冗余设计，可以有效地缓解FPGA内部资源的单粒子翻转(SEU)效应，这为本发明的提出提供了可行性。本发明借鉴FPGA刷新以及三模冗余的思路，对扰码表进行刷新，并且在FPGA逻辑设计中对扰码表进行三取二设计，从而极大地提高加扰模块的抗单粒子翻转能力，并且避免了对FPGA器件本身进行三模冗余设计而付出速度的代价。

目前在并行加扰处理中采用的抗单粒子翻转的方法主要有：

毕占坤、苏绍景、张羿猛、黄芝平，“SDH骨干网并行加扰解扰技术研究”，光通信技术，2006年第5期，提出了一种基于矩阵推导的并行加扰解扰算法，适用于任意位宽的并行加扰解扰，动态生成扰码矩阵，但一旦发生单粒子翻转，必须等到下一个扰码循环序列才能恢复。

马寅、安军社、王连国、孙伟，“基于Scrubbing的空间SRAM型FPGA的抗单粒子翻转系统设计”，空间科学学报，2012/32(2)-270-07，对Xilinx公司Virtex-2系列xc2v3000器件提出了一种三模冗余加刷新的方法来阻止单粒子翻转的累积，但FPGA器件级三模冗余会明显降低器件速率，不适用于卫星高速数据处理领域。

专利申请号201410466486.8，名称“星载多载荷数据帧传输系统”，介绍了一种数传系统，动态生成扰码序列，将CRC校验后的数据直接进行加扰，一旦发生单粒子翻转，必须等到下一个扰码循环序列才能恢复。

发明内容

本申请提供一种抗空间单粒子翻转的并行加扰方法，包括步骤：

在FPGA内部创建第一扰码表、第二扰码表和第三扰码表；

根据加扰多项式采用8级移位寄存器动态生成扰码序列；

将生成的扰码序列按字节同时写入第一扰码表、第二扰码表和第三扰码表的相同地址中；

读取格式化数据的同时从第一扰码表读取第一扰码、从第二扰码表读取第二扰码和从第三扰码表读取第三扰码，并对第一扰码、第二扰码和第三扰码进行三取二操作获得最终扰码，第一扰码表、第二扰码表和第三扰码表的读取地址相同；

将最终扰码对读取的格式化数据进行加扰操作。