[发明专利]乘法硬件电路、片上系统及电子设备

说明书

本申请提供了一种乘法硬件电路、片上系统和电子设备，该硬件电路包括对数域加法器和线性域转换电路，其获取子电路获取对数域表示的数据，对数域表示是以数据的绝对值取以2为底的对数值表示数据的值的格式，数据在对数域表示格式下为1+m+n比特的二进制数；译码子电路译码得到第一小数位对应的线性表示格式，线性表示格式是以数据本身的值进行表示的格式；移位子电路根据对数值的整数部分的值M，对第一小数位对应的线性表示格式进行移位，得到数据的绝对值在线性表示格式下的值；输出子电路将数据表示为线性表示格式下的1+j+k比特的二进制数。本申请的硬件电路能够减小数据在线性域和对数域间转换时的开销，提高乘累加计算的速度。

技术领域

本申请涉及数据处理领域，并且更具体地，涉及乘法硬件电路、片上系统及电子设备。

背景技术

在当今的信息时代，互联网和物联网应用每天都在产生大量的数据，对这些数据进行挖掘和处理往往能够获得有价值的信息。随着无人驾驶汽车、无人机、智能终端的普及，人工智能得到了广泛重视，它采用神经网络技术，对各种传感器输入的数据进行实时处理，实现对外界环境的感知。在这些数据处理的算法中，矩阵运算是一种核心计算模式，例如矩阵乘法，而矩阵乘法的基础是乘累加运算。利用一个典型的VGG16神经网络处理一张规模为224*224图片的计算量就是290亿次乘累加运算，这对当前的计算硬件与计算模式带来了严峻的考验。在乘累加运算中，乘法的代价最大，制约着矩阵运算的速度，也会影响设备的功耗。

发明内容

本申请提供一种乘法硬件电路、片上系统及电子设备，能够减小数据在线性域和对数域之间转换时的开销，可以提高基于乘法的各种运算的速度。

第一方面，本发明实施例提供了一种用于乘法运算的乘法硬件电路，具体的，这里的硬件电路是指基于ASIC、FPGA等实现的电路，而不是基于通用处理器(如基于x86、ARM架构的，需要读取指令来执行特定操作的处理器)来实现。当然，理论上也可以使用通用处理器来实现，但效率并不高，因此，为了更高效地处理数据，需要使用基于ASIC、FPGA实现的硬件电路。本实施例乘法硬件电路是指能够实现乘法的硬件电路，也不限定在乘法的基础上再进行一些其他的运算，例如，累加运算等。

本实施例中的乘法硬件电路包括：对数域加法器和线性域转换电路，线性域转换电路包括指数运算子电路、移位子电路和符号位确定子电路；

其中，对数域加法器用于对第一对数域数据a1和第二对数域数据a2进行加法运算，得到对数域数据c1，其中，对数域数据是指对将线性域数据的绝对值取以2为底的对数值并结合线性域数据正负符号位后得到的数据；a1和a2通过分别对两个用于乘法运算的第一数据A1和第二数据A2进行对数域变换得到，a1、a2和c1都为由1+m+n比特构成的二进制数，m和n均为正整数，1比特为第一符号位，用于指示正负符号(下文也简称“符号”，本申请并不进行区分)，m比特用于指示整数部分的值，n比特用于指示小数部分的值；

本申请中，对数域数据与线性域是相对的关系，如果一个数据进行了对数域转换(即这个数据的绝对值取以2为底的对数值并结合该数据正负符号位后来进行表示)得到另一个数据，则称对数域转换前的数据为线性域数据，称转换后的数据为对数域数据。例如，对于一个数据-8，将-8的绝对值取以2为底的对数值为log₂|-8|＝3，再结合-8的正负符号(-)，从而得到-3，则称-8为线性域数据，-3为对数域数据。相对地，数据除了可以进行对数域转换外，也可以反过来进行线性域转化(即取2的该数据绝对值次方，并结合该数据的符号位来表示)。例如，对于-3，先取2的|-3|次方等于8，然后结合符号位(-)得到-8。