[发明专利]使用半双向图案化形成半导体器件的方法

权利要求书

1.一种制造中间半导体器件方法，包括：

获得具有依序设置的电介质层、第一硬掩模层、第二硬掩模层、第三硬掩模层和第一光刻叠层的所述中间半导体器件；

沿第一方向图案化所述第一光刻叠层的光致抗蚀剂层以形成第一组线；

在所述第一组线之间沿所述第一方向图案化所述第一光刻叠层的所述光致抗蚀剂层以形成第二组线；

蚀刻所述第一光刻叠层以限定所述第三硬掩模层中的所述第一和所述第二组线的组合；

在所述第二硬掩模层和所述第三硬掩模层上沉积第二光刻叠层；

沿垂直于所述第一和所述第二组线的第二方向图案化第三组线；

蚀刻限定所述第三硬掩模层中的所述第三组线的所述第二光刻叠层，在所述第三组线未被蚀刻的所述第三硬掩模层上方留下OPL；

在所述OPL和所述第三组线中的所述第二硬掩模层之上沉积间隔物；

蚀刻所述间隔物，留下衬在所述第三组线上的垂直间隔物的组；

去除所述OPL；以及

使用所述第三硬掩模层和所述组的垂直间隔物作为掩模蚀刻所述第二硬掩模层以分别形成氮化物线的组和连接氮化物线的组，其中所述氮化物线的组垂直于所述连接氮化物线的组。

2.根据权利要求1所述的方法，其中所述第一和所述第二组线中的每相邻的线相距26nm。

3.根据权利要求2所述的方法，其中所述中间半导体器件包括逻辑器件。

4.根据权利要求3所述的方法，其中所述第一和所述第二组线为30nm宽。

5.根据权利要求4所述的方法，其中对于6T逻辑器件，所述第三组线中的每相邻的线相距164nm，对于7.5T逻辑器件，所述第三组线中的每相邻的线相距226nm。

6.根据权利要求5所述的方法，其中所述第三组线为76nm宽。

7.根据权利要求2所述的方法，其中所述中间半导体器件包括SRAM单元。

8.根据权利要求7所述的方法，其中所述第一和所述第二组线为64nm宽。

9.根据权利要求8所述的方法，其中所述第三组线中的每相邻的线相距36nm。

10.根据权利要求9所述的方法，其中所述第三组线为76nm宽。

11.根据权利要求1所述的方法，其中所述间隔物包括氧化物掩模。

12.根据权利要求11所述的方法，其中所述氧化物掩模包括SiO₂。

13.根据权利要求12所述的方法，其中所述间隔物的沉积包括原子层沉积。

14.根据权利要求1所述的方法，其中所述第二硬掩模层包括TiN。

15.一种中间半导体器件，包括：

电介质层；

第一硬掩模层，位在所述电介质层上；

氮化物线的组，位在所述第一硬掩模层上，所述氮化物线沿第一方向且周期性设置并为15nm到35nm宽；以及

连接氮化物线的组，位在所述第一硬掩模层上，所述连接氮化物线为沿第二方向并为10nm到30nm的宽，其中所述组的连接氮化物线的宽度小于所述组的氮化物线的宽度，其中所述第二方向垂直于所述第一方向，且所述氮化物线的组垂直于所述连接氮化物线的组。

16.根据权利要求15所述的器件，其中器件包括逻辑器件，并且所述氮化物线相距30nm。

17.根据权利要求16所述的器件，其中所述连接氮化物线与相邻的连接氮化物线相距36nm。