[发明专利]一种自适应电压频率调节方法和装置

说明书

本发明提供了一种自适应电压频率调节方法和装置，在实际应用过程中，系统软件只需要按性能需求设置ASIC/SOC芯片的目标频率，当芯片供电电压未能满足目标频率需求时，本方案会自动的将工作频率调节至与当前芯片工艺、电源电压、温度相适应的频率上，并发出相应的控制信号调整电源模块输出电压，直到电源电压达到与目标频率相匹配。本方案不仅不会因为电源电压不足而导致数字逻辑错误，还会根据芯片工艺、电压、温度差异自动调整PLL输出频率和电源电压，以此提高芯片的一致性、稳定性以及省去电源电压调整的等待时间，使芯片的频率调整更迅速，达到快速变频变压节省功耗的目的。

技术领域

本发明涉及计算机技术安全领域，特别涉及一种自适应电压频率调节方法和装置。

背景技术

随着集成电路性能与工艺的提升，电路功耗问题变得越来越突出。ASIC/SOC的功耗主要包含两种：静态功耗和动态功耗，这里主要从动态功耗方面考虑。电路的逻辑状态翻转时产生功耗为动态功耗，主要由开关功耗与短路功耗构成。当电路没有状态翻转时产生的功耗为静态功耗，主要是指晶体管泄漏电流产生的功耗。

如图1和图2所示，在基本逻辑单元中，开关消耗的能量就是CL存储的能量，可以用公式(1)表示为：

Pswitch＝VDD²·CL·Fclk·N 公式(1)

其中，N为逻辑单元的翻转概率，Fclk为系统时钟频率，CL为逻辑单元的负载电容，VDD为逻辑单元的供电电压。短路功耗也是动态功耗的组成部分，这里假设逻辑翻转时的电流为三角形的脉冲，而且上升/下降沿的响应是对称的，那么短路功耗可以用公式(2)表示为：

Pshort＝(VDD·Ishort·Ttr)·Fclk·N

＝(VDD²/Rpn·Ttr)·Fclk·N 公式(2)

其中，Rpn为逻辑翻转时，PMOS和NMOS同时导通的电阻之和；Ttr为逻辑翻转时，PMOS和NMOS同时导通的时间。动态功耗可以用公式(3)表示：

P＝Pswitch+Pshort

＝CL·VDD²·Fclk·N+(VDD²/Rpn)·Fclk·Ttr·N

＝VDD²·N·Fclk·(CL+Ttr/Rpn) 公式(3)

从公式(3)可以看出，动态功耗与电源电压的二次方成正比，其它都是线性的，所以电源电压的最优化对于功耗控制是最有效也是最常用的方法。

在逻辑单元中的延迟时间又与电压电压(VDD)成反比。因此，当处理器中的时钟频率降低时，时序逻辑单元的建立/保持时间会相应增加，此时可以适当降低VDD，使延迟时间增大到与时钟频率与建立/保持时间刚好匹配获得最优的能量节省。为了降低处理器的功耗，在保证逻辑电路工作正常的情况下，不仅应该尽可能地降低频率，而且更应该在给定频率的情况下，将供电电压降低到最低值。

如图3所示，为了降低处理器的功耗，目前常用方法是基于查表的方式进行电源电压的动态调节——即DVS(Dynamic voltage scaling)，这是一种开环控制的方法，需要先通过大量的测试数据得到频率与电压转换关系的表格，在应用时根据表格中频率与电压转换的对应关系来设置电源模块的输出电压。采用这种方式存在着以下缺点：首先，在不同温度、工艺与负载工作条件下，不同电源模块的性能有所差异，表格的频率与电压转换的对应关系固定，无法反映出所有的最优情况，也就无法达到最佳的电压调节效果；其次，频率与电压转换关系的表格需要通过大批量的测试数据才能得到，步骤复杂，甚至在量产过程中还需要对表中数据进行修正，以便在芯片良率、产品稳定性之间寻找平衡点。