[发明专利]半导体封装及用于制造半导体封装的方法在审

申请号：	201710815735.3	申请日：	2017-09-12
公开（公告）号：	CN109148386A	公开（公告）日：	2019-01-04
发明（设计）人：	博恩·卡尔·艾皮特	申请（专利权）人：	日月光半导体制造股份有限公司
主分类号：	H01L23/31	分类号：	H01L23/31;H01L23/498;H01L21/56
代理公司：	北京律盟知识产权代理有限责任公司 11287	代理人：	萧辅宽
地址：	中国台湾高雄***	国省代码：	中国台湾;71
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摘要：
搜索关键词：	封装体电路半导体封装第一表面柱状凸块半导体元件第二表面安置邻近电连接覆盖制造
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【说明书】：

本发明揭示一种半导体封装，其包含至少一个半导体元件、封装体、第一电路、第二电路及至少一个第一柱状凸块。所述封装体覆盖所述半导体元件的至少一部分。所述封装体具有第一表面以及与所述第一表面相对的第二表面。所述第一电路安置成邻近于所述封装体的所述第一表面。所述第二电路安置成邻近于所述封装体的所述第二表面。所述第一柱状凸块安置在所述封装体中，且电连接所述第一电路及所述第二电路。所述第一柱状凸块直接接触所述第二电路。

技术领域

本发明涉及一种半导体封装及一种半导体工艺，且更特定来说，涉及一种包含安置在封装体(encapsulant)中的至少一个柱状凸块(stud bump)的半导体封装以及一种用于制造所述半导体封装的半导体工艺。

背景技术

在一些半导体封装中，顶部电路及/或底部电路可安置在封装体外部。延伸穿过封装体的导电通道(conductive vias)将顶部电路及/或底部电路电连接到封装体内部的电子组件。导电通道可通过对封装体进行钻孔并在所钻孔洞中电镀金属材料来形成。然而，此些技术增加制造工艺的困难及成本。

发明内容

在根据一些实施例的一个方面中，半导体封装包含至少一个半导体元件、封装体、第一电路、第二电路以及至少一个第一柱状凸块。所述封装体覆盖所述半导体元件的至少一部分。所述封装体具有第一表面以及与所述第一表面相对的第二表面。所述第一电路安置成邻近于所述封装体的所述第一表面。所述第二电路安置成邻近于所述封装体的第二表面。所述第一柱状凸块安置在所述封装体中，且电连接所述第一电路及所述第二电路。所述第一柱状凸块直接接触所述第二电路。

在根据一些实施例的另一方面中，半导体封装包含至少一个半导体元件、封装体、第一电路及第二电路。所述封装体覆盖所述半导体元件的至少一部分。所述封装体具有第一表面以及与所述第一表面相对的第二表面。所述第一电路安置成邻近于所述封装体的所述第一表面。所述第二电路安置成邻近于所述封装体的所述第二表面，且电连接到所述第一电路。所述第二电路包含由金属板形成的基层(base layer)。

在根据一些实施例的另一方面中，用于制造半导体封装的方法，包括：(a)将金属板安置在载体上；(b)将至少一个半导体元件附接到所述金属板；(c)在所述金属板上形成至少一个第一柱状凸块；(d)形成封装体以覆盖所述半导体元件及所述第一柱状凸块的至少一部分；(e)将所述载体去除；以及(f)图案化所述金属板的至少一部分。

附图说明

当与附图一起阅读时，可从以下详述描述最佳理解本发明的一些实施例的方面。应注意，各种结构可能并未按比例绘制，且为论述的清晰性可任意增加或减小各种结构的尺寸。

图1描绘根据本发明的一些实施例的半导体封装的实例的截面图。

图2描绘根据本发明的一些实施例的半导体封装的实例的截面图。

图3描绘根据本发明的一些实施例的半导体封装的实例的截面图。

图4描绘根据本发明的一些实施例的半导体封装的实例的截面图。

图5描绘根据本发明的一些实施例的半导体封装的实例的截面图。

图6描绘根据本发明的一些实施例的半导体封装的实例的截面图。

图7描绘根据本发明的一些实施例的半导体封装的实例的截面图。

图8描绘根据本发明的一些实施例的半导体封装的实例的截面图。

图9描绘根据本发明的一些实施例的半导体封装的实例的截面图。

图10描绘根据本发明的一些实施例的半导体封装的实例的截面图。