[发明专利]一种基于FPGA的通用定点数神经网络卷积加速器硬件结构

权利要求书

1.一种基于FPGA的通用定点数神经网络卷积加速器硬件结构，其特征在于，包括：

AXI4总线接口，所述AIX4总线接口为通用总线结构，可将所述加速器挂载至任意使用AXI4总线协议的总线设备上工作；

高并行卷积核与特征图数据缓存区，所述高并行卷积核与特征图数据缓存区用于缓存来自总线上的待计算数据，包括卷积神经网络的卷积核、偏置参数和相对应的特征图数据用于卷积，所述高并行卷积核与特征图数据缓存区为通用缓存区，可缓存神经网络中各个层次对应的待计算数据，所述高并行卷积核与特征图数据缓存区由多个子缓存区共同构成，可进行高速的并行数据访问；

分段式卷积结果缓存区，所述分段式卷积结果缓存区用于存放卷积计算的结果数据，采用分段式的方式进行缓存；

卷积计算器，所述卷积计算器用于完成高并行卷积核与特征图数据缓存区数据的卷积计算并返回计算的结果给分段式卷积结果缓存区；

缓存区控制器，所述缓存区控制器用于控制来自总线的数据存放逻辑、由缓存区向卷积计算单元发送数据的控制逻辑以及计算结果的分段式缓冲逻辑；

状态控制器，所述状态控制器用于控制卷积器工作流程，包括接收、缓存、计算、再缓存、发送和等待接收；

直接存取控制器，所述直接存取控制器用于完成外部存储器和处理器与高并行卷积核与特征图数据缓存区和分段式卷积结果缓存区的数据传输；

所述高并行卷积核与特征图数据缓存区和分段式卷积结果缓存区分别通过AXI4总线接口连接直接存取控制器；直接存取控制器通过AXI4总线连接外部存储器和处理器；卷积计算器的输入端和输出端分别连接高并行卷积核与特征图数据缓存区和分段式卷积结果缓存区；缓存区控制器通过地址和控制线分别连接高并行卷积核与特征图数据缓存区和分段式卷积结果缓存区；状态控制器的输入端和输出端分别通过控制线连接外部存储器和处理器、缓存区控制器。

2.如权利要求1所述的基于FPGA的通用定点数神经网络卷积加速器硬件结构，其特征在于，所述AXI4总线接口，与所述直接存取控制器之间通过总线FIFO做为一级缓存，所述直接存取控制器再与外部存储器和处理器通过总线链接，一级缓存FIFO与所述高并行卷积核与特征图数据缓存区和分段式卷积结果缓存区之间均通过总线连接。

3.如权利要求1所述的基于FPGA的通用定点数神经网络卷积加速器硬件结构，其特征在于，所述高并行卷积核与特征图数据缓存区由所述缓存区控制器控制所有缓存sram的读写使能和地址操作，所述高并行卷积核与特征图数据缓存区由64个特征图子缓存区，64个卷积核子缓存区共同构成，在数据存储时串行依次进入子缓存区，读出时使用统一的地址并行读出。

4.如权利要求1所述的基于FPGA的通用定点数神经网络卷积加速器硬件结构，其特征在于，所述分段式卷积结果缓存区由63个FIFO组成，其中63个FIFO依次分为32个一组、16个一组、8个一组、4个一组、2个一组、1个一组，以存放所述卷积计算单元的计算累加结果，所述分段式卷积结果缓存区的写使能由所述卷积计算单元给出，读出逻辑由所述缓存区控制器控制。

5.如权利要求1所述的基于FPGA的通用定点数神经网络卷积加速器硬件结构，其特征在于，所述卷积计算器为通用定点数计算器，以DSP48为基础，由并行的64个计算单元和计算结果累加逻辑组成，单个时钟可同时进行64个乘加计算，计算数据由所述高并行卷积核与特征图数据缓存区提供，并将计算结果缓存至所述分段式卷积结果缓存区。

6.如权利要求1所述的基于FPGA的通用定点数神经网络卷积加速器硬件结构，其特征在于，所述状态控制器由5个状态构成，分别对应等待、缓存、计算、发送，其中缓存态又分为卷积核缓存、特征图缓存，每个状态又将相应信号分发到各个子模块。

7.如权利要求1所述的基于FPGA的通用定点数神经网络卷积加速器硬件结构，其特征在于，所述直接存取控制器在作为主设备和从设备均遵循AXI4总线协议，数据接收和发送均经过该控制器缓冲，输入和输出均由FIFO提供数据流缓存。