[发明专利]具有沟道区的半导体器件

说明书

本发明提供了具有沟道区的半导体器件。一种半导体器件包括：衬底；多个凸出部，所述多个凸出部在所述衬底上彼此平行地延伸；多条纳米线，所述多条纳米线设于所述多个凸出部上并且彼此分开；多个栅电极，所述多个栅电极设于所述衬底上并且围绕所述多条纳米线；多个源/漏区，所述多个源/漏区设于所述多个凸出部上并且位于所述多个栅电极中的每一个栅电极的侧部，所述多个源/漏区与所述多条纳米线接触；以及多个第一空隙，所述多个第一空隙设于所述多个源/漏区与所述多个凸出部之间。

相关申请的交叉引用

本申请要求2017年1月4日在韩国知识产权局提交的韩国专利申请No.10-2017-0001330的优先权，该韩国专利申请的全部公开内容以引用的方式合并于本申请中。

技术领域

本公开的示例性实施例涉及具有多个沟道区的半导体器件。

背景技术

作为用于提高半导体器件的密度的尺寸按比例缩小(scaling)技术之一，提出了多栅晶体管，其中在衬底上形成具有鳍或纳米线形状的多沟道有源图案(或硅本体)，然后在所述多沟道有源图案的表面上形成栅极。

由于在这种多栅晶体管中使用了三维沟道，因此其对于按比例缩小器件尺寸是有利的。此外，即使在多栅晶体管的栅极长度不增加的情况下，也可以提高电流控制能力。此外，可以有效抑制短沟道效应(SCE)。

发明内容

一个或更多个示例性实施例提供了具有改善的击穿特性的半导体器件。

一个或更多个示例性实施例也提供了制造具有改善的击穿特性的半导体器件的方法。

根据示例性实施例的一个方面，提供了一种半导体器件，其包括：衬底；多个凸出部，所述多个凸出部在所述衬底上彼此平行地延伸；多条纳米线，所述多条纳米线设于所述多个凸出部上并且彼此分开；多个栅电极，所述多个栅电极设于所述衬底上并且围绕所述多条纳米线；多个源/漏区，所述多个源/漏区设于所述多个凸出部上并且位于所述多个栅电极中的每一个栅电极的侧部，所述多个源/漏区与所述多条纳米线接触；以及多个第一空隙，所述多个第一空隙设于所述多个源/漏区与所述多个凸出部之间。

根据另一个示例性实施例的一个方面，提供了一种半导体器件，其包括：衬底；多个凸出部，所述多个凸出部在所述衬底上彼此平行地延伸；隔离绝缘层，其设于所述衬底上并且覆盖所述多个凸出部的侧面的一部分；多个鳍间隔物，所述多个鳍间隔物设于所述隔离绝缘层上并且与所述多个凸出部的侧面接触；设于所述多个凸出部上的多个第一沟道区，所述多个第一沟道区彼此分开并且在第一方向上延伸；多个第二沟道区，所述多个第二沟道区设于所述多个第一沟道区上方并且在所述第一方向上延伸；多个栅电极，所述多个栅电极在与所述第一方向相交的第二方向上延伸并且围绕所述多个第一沟道区和所述多个第二沟道区；多个内间隔物，所述多个内间隔物设于所述多个栅电极的侧部并且位于所述多个第一沟道区与所述多个凸出部之间；多个源/漏区，所述多个源/漏区设于所述栅电极的侧部并且连接到所述多个第一沟道区和所述多个第二沟道区；以及设于所述多个源/漏区下方的多个第一空隙。

根据另一个示例性实施例的一个方面，提供了一种半导体器件，其包括：衬底；多个源/漏区，所述多个源/漏区在与所述衬底的上表面垂直的方向上延伸；多条提供沟道区的纳米线，所述多条纳米线在所述多个源/漏区之间在第一方向上延伸并且彼此分开；栅电极，其围绕所述多条纳米线并且在与所述第一方向相交的第二方向上延伸；栅极绝缘膜，其设于所述多条纳米线与所述栅电极之间；以及多个空隙，所述多个空隙位于所述多个源/漏区与所述衬底之间，其中所述多个空隙的上边界低于所述多条纳米线中的最下部纳米线的下表面。