[发明专利]具有改进的电阻区域的集成电路

说明书

本申请涉及具有改进的电阻区域的集成电路。集成电路包括具有电隔离的半导体阱的半导体衬底。上部沟槽隔离件从半导体阱的正面延伸到距离阱的底部一定距离的深度。两个附加隔离区域与半导体阱电绝缘，并且沿第一方向在半导体阱的内部延伸，并且从半导体阱的正面垂直延伸到半导体阱的底部。至少一个经包围的电阻区域由两个附加隔离区、上部沟槽隔离件和半导体阱的底部来界定。电接触件被电耦合到经包围的电阻区域。

相关申请的交叉引用

本申请要求于2017年2月28日提交的法国专利申请No.1751596的优先权，其所公开的内容在法律允许的最大程度上通过整体引用并入于此。

技术领域

实施例涉及集成电路，特别地涉及电阻器的制造，特别是可变电阻器。

背景技术

图1和图2示出了在集成电路中制作的电阻器的示例，图2示出了大体上在平面II-II中的图1的俯视图，而图1示出了通过在平面I-I中的图2的横截面图。

在该示例中，电阻器被形成在三阱类型的半导体阱PW中，即阱PW通过隔离层NISO和隔离区域NW与半导体衬底PSUB隔离。

电阻器的两个端子P1、P2由被定位在阱PW的表面上(即，与所述阱的正面齐平)的高度掺杂P+接触区形成。接触区通过绝缘浅沟槽隔离件STI的常规手段而彼此电隔离。为了清楚起见，特意未在图2中示出覆盖阱PW的大部分表面的浅沟槽隔离件STI。

因此，例如当跨端子P1和端子P2施加电压时可以流过电流的电阻区域由具有给定电阻率(特别地取决于注入的掺杂剂的密度)的形成阱PW的材料形成，其中阱PW的区域电连接端子P1和端子P2。形成电阻区域的阱PW的区域特别地被定位在浅沟槽隔离件STI和掩埋层NISO之间。

图3示出了集成电路的电阻器的另一示例，其中两个端子P1和P2通过导电迹线PCR电连接。这种类型的实施例通常被形成在衬底或半导体阱的表面上，或者实际上被形成在集成电路的互连层级中。

导电迹线PCR由具有根据需要选择的电阻率的导体(例如硅化N+多晶硅、N+多晶硅、P+多晶硅、P+硅或金属)制成。

具有给定电阻率的导电迹线PCR还形成电阻区域，例如当跨端子P1和端子P2施加电压时电流可以流过该电阻区域。

在这两个示例电阻器中，电阻器的电阻R可以由近似值R＝ρ*L/S表示，其中ρ是电阻区域的材料的电阻率，L是电阻区域的长度(即，为了在端子P1和端子P2之间达到而在电阻区域中行进的距离)，S是电阻区域的横截面的面积。

如图3所示，配置金属迹线PCR使其具有弯曲的形状，即所谓的“蛇形”，允许增加电阻区域的长度L，同时限制在两个端子P1和P2之间占有的衬底面积。在各种实施例之间，可以通过改变长度L来修改电阻器的电阻R。

然而，在上述示例类型的实施例中，难以控制电阻区域的横截面的面积S，例如由于导电迹线PCR的生产上的约束，或者，如图2所示，因为由于通常通过光刻或注入对限定所述电阻区域的边缘的区域NW的形成上的约束，电阻区域的横截面的“宽度”D不是非常可控的并且不能被显著降低。

此外，期望使集成电路的部件在衬底或半导体阱中及在衬底或半导体阱上占用的空间最小化。

发明内容

根据实施例，有利地提出了引入附加隔离区，允许减小电阻区域的横截面的面积，并因此允许增加集成电路的电阻器的电阻，同时减小由此占用的空间。