[发明专利]超结器件

说明书

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种超结器件。

背景技术

超结MOSFET采用新的耐压层结构，利用一系列的交替排列的半导体P型薄层和N型薄层组成的超结结构来在截止状态下在较低电压下就将P型薄层和N型薄层耗尽,实现电荷相互补偿,从而使P型薄层和N型薄层在高掺杂浓度下能实现高的击穿电压，从而同时获得低导通电阻和高反向击穿电压(BV),即超结MOSFET是利用PN即P型薄层和N型薄层电荷平衡的体内降低表面电场(Resurf)技术来提升器件BV的同时又保持较小的导通电阻。

在超结器件应用时，其单次脉冲雪崩击穿能量(EAS)能力作为器件的鲁棒性(robust)的关键性能之一，非常重要，EAS能力差的器件，往往容易在使用中失效，严重时甚至产生炸机现象。所以EAS能力的提升，对于提升超结器件的耐用性甚为关键。

EAS能力的改善，关键在于延缓寄生三极管的导通，寄生三极管为超结器件如超结MOSFET器件的N+区组成的源区、P阱组成的沟道区和N型柱组成的漂移区以及N+区组成的漏区形成三极管，沟道区作为基区，当基区电流较大时寄生三极管就会导通。

超结器件通常包括电荷流动区、过渡区和终端保护区，电荷流动区也称有源区(Active area)，电荷流动区设置由超结器件如超结MOSFET的单元结构，器件导通时会形成沟道将超结MOSFET的源漏导通。电荷流动区位于超结器件的中间区域；终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间。

由于寄生三极管的基区电流较大时寄生三极管就会导通，从而降低EAS能力，所以为了改善器件的EAS能力，通常需要引导雪崩电流路径远离寄生三极管的基区，从而能减少寄生三极管的基区电流；另外，现有超结器件非常容易在终端转角处或者终端附近最先发生EAS烧毁，对于提升整体EAS能力是一个较大的瓶颈。

发明内容

本发明所要解决的技术问题是提供一种超结器件，能改善器件的EAS能力。

为解决上述技术问题，本发明提供的超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间。

超结结构由多个N型柱和P型柱交替排列组成，一个所述N型柱和相邻的一个所述P型柱组成一个超结单元。

在所述电荷流动区中一个所述超结单元中形成有一个所述超结器件单元，所述超结器件单元包括栅极结构和由P阱组成的沟道区，所述N型柱在所述超结器件导通时作为漂移区，由N+区组成的源区形成于所述沟道区的表面，所述栅极结构包括栅介质层和多晶硅栅，被所述多晶硅栅覆盖的所述沟道区表面形成连接所述源区和所述漂移区的沟道。

所述过渡区中包括P型环和多晶硅总线；所述P型环和最外侧的所述超结器件单元相邻，所述P型环覆盖一个以上的所述超结单元；所述多晶硅总线和所述电荷流动区中的所述多晶硅栅相连接。

在所述多晶硅总线和所述电荷流动区之间的所述P型环顶部形成有内侧接触孔，在所述多晶硅总线和所述终端保护区之间的所述P型环顶部形成有外侧接触孔，所述内侧接触孔和所述外侧接触孔的底部都和所述P型环接触并将所述P型环连接到由正面金属层组成的源极；超结器件反向时，终端电流会经过所述P型环后同时通过所述内侧接触孔和所述外侧接触孔导通到所述源极，利用所述外侧接触孔远离所述电荷流动区中特点，使终端电流远离位于所述电荷流动区中的寄生三极管，从而提高器件的EAS能力。

进一步的改进是，在所述多晶硅总线顶部形成有由正面金属层组成的栅极，所述栅极的金属线围绕在所述源极的周侧并通过一个焊盘和外部电极连接。

进一步的改进是，所述超结结构形成于N型外延层中，所述N型外延层形成于半导体衬底表面，在所述N型外延层中形成有多个超结沟槽，所述P型柱由填充于所述超结沟槽中的P型半导体层组成。

进一步的改进是，所述P型半导体层为P型外延层。

进一步的改进是，所述半导体衬底为硅衬底，所述N型外延层为N型硅外延层，所述P型半导体层为P型硅层。

进一步的改进是，漏区由形成于所述超结结构背面的N+区组成，在所述漏区背面形成有由背面金属层组成的漏极。

进一步的改进是，所述栅极结构为平面栅结构，所述平面栅结构的栅介质层和多晶硅栅依次叠加于所述超结结构表面，所述多晶硅栅从顶部覆盖所述沟道区；所述多晶硅总线也为平面结构且和所述多晶硅栅采用相同工艺同时形成。