[发明专利]芯片静电放电总线布线方法及根据该方法得到的芯片在审
| 申请号： | 201710741250.4 | 申请日： | 2017-08-25 |
| 公开（公告）号： | CN107731742A | 公开（公告）日： | 2018-02-23 |
| 发明（设计）人： | 李志国 | 申请（专利权）人： | 长江存储科技有限责任公司 |
| 主分类号： | H01L21/768 | 分类号： | H01L21/768;H01L27/02 |
| 代理公司： | 北京辰权知识产权代理有限公司11619 | 代理人： | 刘广达 |
| 地址： | 430074 湖北省武汉市洪山区东*** | 国省代码： | 湖北;42 |
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| 摘要： | |||
| 搜索关键词： | 芯片 静电 放电 总线 布线 方法 根据 得到 | ||
1.一种芯片的静电放电总线的布线方法，所述芯片包括：密封环、多个I/O引脚、多个电源(power)、多个地(GND)引脚，其特征在于：所述密封环包括金属环，所述金属环由多个金属层组成，每相邻两金属层之间有导电导孔连接，由此形成静电释放通路。
2.根据权利要求1所述的布线方法，其特征在于：通过将所述多个I/O引脚中的一个或多个连接至密封环的金属环，和/或通过将所述电源引脚的一个或多个连接至密封环的金属环，和/或通过将所述地引脚的一个或多个连接至密封环的金属环，达到通过密封环的金属环来释放所述I/O引脚和/或电源/地引脚的静电积累。
3.根据上述权利要求中任一项所述的布线方法，其特征在于：通过将所述多个I/O引脚中的一个或多个连接至所述芯片内部的静电放电总线，和/或所述电源引脚的一个或多个连接至所述芯片内部的静电放电总线，和/或所述地引脚的一个或多个连接至所述芯片内部的静电放电总线，由所述芯片内部的静电放电总线单独实现静电释放。
4.根据上述权利要求中任一项所述的布线方法，其特征在于：通过将所述多个I/O引脚中的一个或多个连接至所述芯片内部的静电放电总线以及密封环的金属环，和/或所述电源引脚的一个或多个连接至所述芯片内部的静电放电总线以及密封环的金属环，和/或所述地引脚的一个或多个连接至所述芯片内部的静电放电总线以及密封环的金属环，采用密封环的金属环与所述芯片内部的静电放电总线并联的方式来实现静电释放。
5.根据权利要求2-4中任一项所述的布线方法，所述连接至密封环的金属环包括连接至密封环的金属环中的一层或多层金属层。
6.根据权利要求1-5中的芯片静电放电总线的布线方法得到的芯片。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
