[发明专利]半导体装置封装和其制造方法

说明书

本发明涉及一种半导体装置封装，其包含衬底、第一电组件、第二电组件和設置于所述衬底的顶部表面上的导电框架。所述导电框架具有顶部部分和大体上垂直于所述顶部部分的边沿。所述导电框架覆盖所述第一电组件，且包含所述导电框架的所述顶部部分中的至少一个开口，所述开口中的一者暴露所述第二电组件。所述导电框架的所述顶部部分的顶部表面大体上与所述第二电组件的顶部表面共面。所述半导体装置封装进一步包含与所述导电框架的所述顶部部分的所述顶部表面、所述导电框架的所述边沿的外部侧向表面和所述第二电组件的所述顶部表面接触的电磁干扰屏蔽体。

本申请是申请日为2016年03月22日，申请号为201610164166.6，发明名称为“半导体装置封装和其制造方法”的申请的分案申请。

技术领域

本发明涉及半导体装置封装和其制造方法，且更特定来说，涉及具有屏蔽罩盖的半导体装置封装和其制造方法。

背景技术

在至少部分地由针对增强处理速度和较小大小的需求的驱动下，半导体装置已变得越来越复杂。增强的处理速度往往会涉及较高时钟速度，其可涉及信号电平之间更频繁的转换，此又可导致以较高频率或较短波长的较高电平的电磁发射。电磁发射可从源半导体装置辐射，且可入射于邻近半导体装置上。如果邻近半导体装置处的电磁发射的电平充分高，那么这些发射可不利地影响所述邻近半导体装置的操作。此现象有时被称作电磁干扰(EMI)。较小设定大小的半导体装置可通过在总电子系统内提供较高密度的半导体装置而使EMI加剧，且因此使邻近半导体装置处较高电平的非所要电磁发射加剧。

减少EMI的一个方式为屏蔽半导体装置封装内的一组半导体装置。特定来说，屏蔽可通过包含电接地并固定到封装外部的导电壳体或外壳而实现。当来自封装内部的电磁发射撞击壳体的内部表面时，这些发射的至少一部分可经电短接，由此减小可通过壳体并不利地影响邻近半导体装置的发射的电平。类似地，当来自邻近半导体装置的电磁发射撞击壳体的外部表面时，类似电短接可发生以减少封装内的半导体装置的EMI。

然而，EMI屏蔽增大半导体装置封装的总大小，且因此可能不满足由高密度集成电路的发展所引起的需求。

发明内容

根据本发明的实施例，半导体装置封装包含衬底、第一电组件、第二电组件、导电框架和电磁干扰屏蔽体。衬底具有顶部表面。第一电组件设置于所述衬底的顶部表面上。第二电组件设置于所述衬底的顶部表面上。第二电组件具有顶部表面。所述导电框架具有顶部部分和大体上垂直于所述顶部部分的边沿。所述顶部部分具有顶部表面。导电框架设置于所述衬底的顶部表面上以覆盖第一电组件。导电框架界定导电框架的顶部部分中的至少一个开口。至少一个开口暴露第二电组件。所述导电框架的顶部部分的顶部表面大体上与所述第二电组件的顶部表面共面。所述电磁干扰屏蔽体与导电框架的顶部部分的顶部表面、导电框架的边沿的外部侧向表面和第二电组件的顶部表面接触。

根据本发明的实施例，制造半导体装置封装的方法包括：(a)提供具有顶部表面的衬底；(b)将第一电组件和第二电组件附接在衬底的顶部表面上，所述第二电组件具有顶部部分；(c)将导电框架放置在衬底的顶部表面上以覆盖第一电组件，所述导电框架包含顶部部分和大体上垂直于所述顶部部分的边沿，所述顶部部分具有顶部表面，所述导电框架界定导电框架的顶部部分中的至少一个开口，至少一个开口暴露所述第二电组件，且导电框架的顶部部分的顶部表面大体上与第二电组件的顶部表面共面；(d)将电磁干扰屏蔽体放置在导电框架上以与导电框架的顶部部分的顶部表面、导电框架的边沿的外部侧向表面和第二电组件的顶部表面接触。

附图说明

图1A说明根据本发明的实施例的半导体装置封装的横截面图。

图1B说明根据本发明的实施例的半导体装置封装的俯视图。

图2A、图2B和图2C说明根据本发明的实施例的制造程序。