[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供衬底，衬底上具有鳍部材料层；在鳍部材料层上形成隔离材料层，隔离材料层材料的禁带宽度大于鳍部材料层的禁带宽度；在隔离材料层上形成沟道材料叠层，沟道材料叠层包括位牺牲材料层和位于牺牲材料层上的沟道材料层；刻蚀沟道材料叠层和隔离材料层以及鳍部材料层，形成凸起于衬底表面的鳍部、位于鳍部上的隔离层以及位于隔离层上沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的沟道层。通过在沟道叠层和鳍部之间形成隔离层，使后续所形成的全包围栅极结构位于隔离层上，从而降低全包围栅极结构下寄生沟道的形成，能够有效抑制所形成半导体结构的漏电流，有利于半导体结构性能的改善。

技术领域

本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。

晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生，使晶体管的沟道漏电流增大。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

但是现有技术所形成的全包围栅晶体管中，往往存在漏电流过大的问题。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，以抑制漏电流，改善器件性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

提供衬底，所述衬底上具有鳍部材料层；在所述鳍部材料层上形成隔离材料层，所述隔离材料层材料的禁带宽度大于所述鳍部材料层的禁带宽度；在所述隔离材料层上形成沟道材料叠层，所述沟道材料叠层包括位牺牲材料层和位于所述牺牲材料层上的沟道材料层；刻蚀所述沟道材料叠层和所述隔离材料层以及所述鳍部材料层，形成凸起于所述衬底表面的鳍部、位于所述鳍部上的隔离层以及位于所述隔离层上沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层。

可选的，所述鳍部材料层的材料为Si；所述隔离材料层材料的禁带宽度大于Si的禁带宽度。

可选的，所述隔离材料层的材料为GaN和AlGaN中的一种或两种。

可选的，所述隔离材料层的厚度为在到范围内。

可选的，通过外延生长的方式形成所述隔离材料层。

可选的，所述隔离材料层材料的禁带宽度大于所述沟道材料层材料的禁带宽度。

可选的，形成所述鳍部、所述隔离层以及所述沟道叠层之后，还包括：在所述沟道叠层上形成伪栅结构，所述伪栅结构至少横跨所述沟道叠层且覆盖所述沟道叠层的部分顶部和部分侧壁；去除所述伪栅结构形成栅极开口，所述栅极开口至少露出所述沟道叠层的部分顶部和部分侧壁；去除所述栅极开口露出的牺牲层；在所述栅极开口内形成填充满所述栅极开口的全包围栅极结构。

可选的，通过湿法刻蚀的方式去除所述栅极开口露出的牺牲层。

可选的，去除所述栅极开口露出牺牲层的过程中，所述牺牲层的刻蚀速率大于所述沟道层的刻蚀速率。