[发明专利]一种存储器器件和中央处理单元

说明书

存储器器件包括连接到第一内部数据线的第一存储器单元阵列；连接到第二内部数据线的第二存储器单元阵列；以及线路交换电路，其被配置为基于从外部接收的驱动信号将第一内部数据线和第二内部数据线与第一外部数据线和第二外部数据线相连接，线路交换电路被配置为使得当驱动信号具有第一逻辑电平时，线路交换电路分别将第一内部数据线和第二内部数据线与第一外部数据线和第二外部数据线相连接，并且当驱动信号具有与第一逻辑电平不同的第二逻辑电平时，线路交换电路交换第一外部数据线和第二外部数据线，使得第一内部数据线连接到第二外部数据线，并且第二内部数据线连接到第一外部数据线。

相关申请的交叉引用

本申请根据美国法典第35章第119条要求于2016年8月22日在韩国知识产权局提交的申请号10-2016-0106168的优先权，其公开通过引用整体并入本文。

技术领域

本发明构思的至少一些示例性实施例涉及存储器器件和中央处理单元，更具体地，涉及每个均包括检测错误单元的线路交换电路和通道交换电路的存储器器件和中央处理单元。

背景技术

根据制造工艺技术的发展，半导体存储器器件的存储器容量增加。随着精炼工艺技术的发展，具有错误单元的存储器单元的数量增加。具有错误单元的存储器单元的增加降低了半导体存储器器件的成品率，并且可能不能确保其存储器容量。因此，需要检测和修复错误单元以提高半导体存储器器件的产量的方法。

发明内容

根据本发明构思的至少一些示例性实施例，存储器器件包括连接到第一内部数据线的第一存储器单元阵列；连接到第二内部数据线的第二存储器单元阵列；以及被配置为基于从外部接收的驱动信号将第一内部数据线和第二内部数据线与第一外部数据线和第二外部数据线相连接的线路交换电路，线路交换电路被配置为使得当驱动信号具有第一逻辑电平时，线路交换电路分别将第一外部数据线和第二外部数据线与第一内部数据线和第二内部数据线相连接，并且当驱动信号具有与第一逻辑电平不同的第二逻辑电平时，线路交换电路交换第一外部数据线和第二外部数据线，以使得第一内部数据线被连接到第二外部数据线，并且第二内部数据线被连接到第一外部数据线。

根据本发明构思的至少一些示例性实施例，中央处理单元包括被配置为执行处理功能的第一芯片；连接到第一芯片的第二芯片；以及被配置为确定从第二芯片输出的数据是否包括错误的测试单元，其中第二芯片包括连接到第一内部通道的第一存储器层、连接到第二内部通道的第二存储器层、以及被配置为分别通过第一外部通道和第二外部通道输出从中央处理单元的外部的第一和第二内部通道接收的数据的存储器缓冲器，并且其中，存储器缓冲器包括被配置为基于从外部接收的驱动信号将第一内部通道和第二内部通道与第一外部通道和第二外部通道相连接的通道交换电路，并且通道交换电路被配置为当驱动信号具有第一逻辑电平时，将第一外部通道和第二外部通道分别连接到第一外部通道和第二外部通道，并且当驱动信号具有与第一逻辑电平不同的第二逻辑电平时，交换第一外部通道和第二外部通道，以使得第一内部通道被连接到第二外部通道并且第二内部通道被连接到第一外部通道。

根据本发明构思的至少一些示例性实施例，存储器器件包括连接到第一内部数据线的第一存储器单元阵列；连接到第二内部数据线的第二存储器单元阵列；以及线路交换电路，其被配置为接收驱动信号，基于驱动信号将第一和第二内部数据线分别连接到第一和第二外部数据线，并基于驱动信号交换第一和第二内部数据线的连接，以使得第一和第二内部数据线分别被连接到第二和第一外部数据线。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，本发明构思的示例性实施例的上述和其它特征和优点将变得更加明显。附图意图描绘本发明构思的示例性实施例，并且不应被解释为限制权利要求的预期范围。除非明确指出，否则附图不应被视为按比例绘制。

图1是根据本发明构思的至少一个示例性实施例的存储器器件的示例的框图；

图2A是示出根据本发明构思的至少一个示例性实施例的包括在存储器器件中的线路交换电路的视图；