[发明专利]半导体结构和相关方法

说明书

一种用于提供具有掩埋的低K介电层的绝缘体上半导体(SOI)晶圆的方法和结构，包括在第一半导体衬底上形成器件层。在各个实施例中，器件层的至少部分与第一半导体衬底分离，其中分离在器件层的分离部分上形成切割表面。在一些实例中，在第二半导体衬底上形成图案化的低K介电层。此后，并且在一些实施例中，器件层的分离部分沿着切割表面接合至图案化的低K介电层。本发明实施例涉及半导体结构和相关方法。

技术领域

本发明实施例涉及半导体结构和相关方法。

背景技术

电子产业已经经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持日益复杂和精致的更多的功能。因此，半导体产业中的持续趋势是制造低成本、高性能和低功耗的集成电路(IC)。到目前为止，已经通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)在很大程度上实现了这些目标，从而改进了生产效率并且降低了相关成本。然而，这种按比例缩小还产生了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件的持续进步需要半导体制造工艺和技术中的类似的进步。

作为实例，已经引入了绝缘体上硅(SOI)工艺技术和器件，其中使用分层的硅-绝缘体-硅衬底来替换传统的硅衬底。举例来说，这种分层的衬底可以包括其内形成有器件(例如，晶体管)的表面硅层，埋氧(BOX)层和下面的硅衬底，表面硅层设置在埋氧(BOX)层上和BOX层设置在下面的硅衬底上。作为分层衬底的结果，除了其他优势之外，基于SOI的器件具有有利地减小的寄生电容和RC延迟，和对器件闭锁效应的抗扰性和较好的辐射耐受性。因此，基于SOI的器件的至少一些有吸引力的应用包括高性能微处理器和射频(RF)器件。然而，为了跟上对更小和更快的电子器件的不断增长的需求，同时能够支持更多数量的日益复杂和精致的功能，现有的SOI工艺技术可能已经不够了。特别地，例如，至少一些现有的BOX层(其通常由二氧化硅或蓝宝石构成)实际上可能限制了先进的IC器件(例如，RF器件)的性能，这至少是由于这种材料的介电常数和RC延迟。

因此，还没有证明现有技术在所有方面都完全令人满意。

发明内容

根据本发明的一些实施例，提供了一种形成半导体结构的方法，包括：在第一半导体衬底上形成器件层；将所述器件层的至少部分与所述第一半导体衬底分离，其中，所述分离在所述器件层的分离部分上形成了切割表面；在第二半导体衬底上形成图案化的低K介电层；以及沿着所述切割表面，将所述器件层的所述分离部分接合至所述图案化的低K介电层。

根据本发明的另一些实施例，还提供了一种形成半导体结构的方法，包括：在处理晶圆上形成低K介电层；实施光刻工艺以图案化所述低K介电层，从而形成图案化的低K介电层；以及将外延层接合至所述图案化的低K介电层，其中，所述外延层包括形成在所述外延层中的多个器件。

根据本发明的又一些实施例，还提供了一种半导体结构，包括：半导体衬底；图案化的介电层，设置在所述半导体衬底上；半导体层，设置在所述图案化的介电层上，其中，所述半导体层具有相对的第一表面和第二表面，所述第一表面位于所述第二表面和所述图案化的介电层之间，并且所述第一表面比所述第二表面更粗糙；以及至少一个器件，设置在所述半导体层的所述第二表面上。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1A至图1E是根据一些实施例的先智能切割工艺的截面图；

图2A至图2D是根据一些实施例的后智能切割工艺的截面图；

图3是根据一些实施例的制造包括低K介电层的绝缘体上半导体(SCOI)晶圆的方法的流程图；

图4A至图4F提供了根据图3的方法器件在制造和处理的中间阶段处的截面图；以及