[发明专利]一种低导通电阻的PMOS器件

说明书

技术领域

本发明属于功率半导体技术领域，具体涉及一种低导通电阻的PMOS器件。

背景技术

功率金属-氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field-Effect Transistor，MOSFET)的两个关键参数是击穿电压BV和导通电阻R_on。由于MOSFET器件属于单级型器件，其击穿电压与漂移区厚度和漂移区掺杂浓度有关，高的击穿电压需要厚的漂移区和低的漂移区掺杂浓度，然而这样会使得其导通电阻R_on增加。导通电阻R_on和耐压BV之间存在关系：Ron∝BV^2.5，即硅极限。因此，随着器件耐压增加，导通电阻成指数增长趋势，功耗大大增加。特别地，在典型高压MOSFET器件中导通电阻主要由漂移区电阻决定。因此在不影响器件击穿电压性能的同时通过降低漂移区电阻来降低导通电阻具有重要的意义。因此研究者基于传统MOSFET结构进行改进，陈星弼院士等人提出了纵向超结结构，通过在传统MOSFET器件的漂移区中引入交替设置的P区和N区以代替原有的轻掺杂区作为漂移区，横向电场的引入使得纵向电场因二维电场效应由三角形(或者梯形分布)变为矩形分布，从而提高击穿电压，打破硅极限，实现导通电阻与击穿电压之间的关系优化为Ron∝BV^1.32，这显著改善了功率MOSFET器件的导通电阻和击穿电压的关系，即在增强器件击穿电压性能的同时也降低了器件的导通电阻。然而，目前超结技术的引入也给器件在实际中的应用和发展带来了以下两个主要缺陷：其一在于器件内部横向PN结的结面增加，使得体二极管的反向恢复特性变得较差；其二在于形成交替的PN结存在工艺难度较大、生产成本过高的问题。因此，如何改善功率MOSFET器件的导通电阻和击穿电压的关系成为了本领域想要解决的技术问题，现亟需一种在降低导通电阻的同时又不有损器件耐压性能的方法。

发明内容

本发明为了改善功率MOSFET器件的导通电阻和击穿电压的关系，提供了一种基于局部应变技术实现相同耐压条件下具有更低导通电阻的PMOS器件。

为了解决上述技术问题，本发明提供的技术方案如下：

一种低导通电阻的PMOS器件，包括：P⁺型衬底(2)，在所述P⁺型衬底(2)的背面具有金属化漏极(1)，在所述P⁺型衬底(2)的正面具有P型漂移区(3)，在P型漂移区(3)的表面下方具有N型体区(4)，所述N型体区(4)中具有沟槽(7)，所述沟槽(7)穿过N型体区(4)且底端延伸至P型漂移区(3)，沟槽(7)两侧的N型体区(4)的表面下方具有相邻的P⁺源区(5)和N⁺接触区(6)，在P⁺源区(5)和N⁺接触区(6)的表面上连接有金属化源极(15)；其特征在于，所述沟槽(7)中具有第一栅电极(8)、栅介质层(9)、第二栅电极(10)、第二介质层(11)、应变层(12)和第三介质层(13)；第一栅电极(8)通过第一介质层(14)与金属化源极(15)相隔离，第一栅电极(8)顶部外围或者两侧的沟槽内壁设有栅介质层(9)，第一栅电极(8)底部的外围或者两侧沟槽内壁设有与栅介质层(9)相接触的第三介质层(13)，第二栅电极(10)位于第一栅电极(8)的正下方并与之相接触，第二栅电极(10)外围或者两侧的沟槽内壁由外至内顺次设有应变层(12)和第二介质层(11)，所述应变层(12)的材料具有压缩应变特性，应变层(12)的厚度小于其临界厚度；第三介质层(13)的下表面或者部分下表面与应变层(12)和第二介质层(11)的上表面接触。

进一步的是，所述第一栅电极(8)的上表面结深小于P⁺源区(5)的下表面结深，所述第一栅电极(8)的下表面结深大于N型体区(4)的下表面结深。

进一步的是，所述金属化源极为倒凹槽型结构；具体地，所述P⁺源区(5)的上表面高于所述N⁺接触区(6)的上表面，并且P⁺源区(5)的侧面与金属化源极(15)相接触。

进一步的是，所述第三介质层(13)在沟槽内壁的厚度分别大于应变层(12)在沟槽内壁的厚度或者栅介质层(9)在沟槽内壁的厚度。

进一步的是，所述应变层(12)在沟槽内壁的厚度大于栅介质层(9)在沟槽内壁的厚度。